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参数资料
| 型号： | ICS571MT |
| 厂商： | INTEGRATED CIRCUIT TECHNOLOGY CORP |
| 元件分类： | 时钟及定时 |
| 英文描述： | 571 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| 封装： | SOIC-8 |
| 文件页数： | 3/4页 |
| 文件大小： | 1926K |
| 代理商： | ICS571MT |
ICS571
Low Phase Noise Zero Delay Buffer
MDS 571 F
3
Revision 062006
Printed 06/20/06
Integrated Circuit Systems, Inc.525 Race StreetSan JoseCA95126(408)297-1201tel(408)295-9818fax
Electrical Specifications
Parameter
Conditions
Minimum
Typical
Maximum
Units
ABSOLUTE MAXIMUM RATINGS (Note 1)
Supply Voltage, VDD
Referenced to GND
7
V
Inputs
Referenced to GND
-0.5
VDD+0.5
V
Clock Output
Referenced to GND
-0.5
VDD+0.5
V
Ambient Operating Temperature
0
70
°C
Soldering Temperature
Max of 10 seconds
260
°C
Storage temperature
-65
150
°C
DC CHARACTERISTICS (VDD = 5.0V or 3.3V unless otherwise noted)
Operating Voltage, VDD
3
5.5
V
Input High Voltage, VIH, ICLK, FBIN
Pins 1, 8
VDD/2+1
VDD/2
V
Input Low Voltage, VIL, ICLK, FBIN
Pins 1, 8
VDD/2
VDD/2-1
V
Output High Voltage, VOH, CMOS level
IOH=-4mA
VDD-0.4
V
Output High Voltage, VOH
IOH=-25mA
2.4
V
Output Low Voltage, VOL
IOL=25mA
0.4
V
IDD Operating Supply Current, 133 in, 133 out
No Load, 3.3V
34
mA
IDD Operating Supply Current, 50 in, 100 out
No Load, 3.3V
26
mA
Short Circuit Current
Each Output
±100
mA
Input Capacitance, ICLK, FBIN
5
pF
AC CHARACTERISTICS (VDD = 5.0V or 3.3V unless otherwise noted)
Input Frequency, clock input
FB from CLK
20
160
MHz
Input Frequency, clock input
FB from CLK/2
10
80
MHz
Skew CLK/2 with respect to CLK
Note 2
150
500
850
ps
Input clock to output connected to FBIN
Note 2
-500
500
ps
Output Clock Rise Time, 5V
0.8 to 2.0V, 15 pF load
0.3
ns
Output Clock Fall Time, 5V
2.0 to 0.8V, 15 pF load
0.4
ns
Output Clock Rise Time, 3.3V
0.8 to 2.0V, 15 pF load
0.45
ns
Output Clock Fall Time, 3.3V
2.0 to 0.8V, 15 pF load
0.55
ns
Input Clock Duty Cycle, 3.3V
fin = 150 MHz
20
80
%
Output Clock Duty Cycle, 3.3V
at VDD/2
45
49 to 51
55
%
Absolute Clock Period Jitter, CLK, note 3
Deviation from mean
±80
ps
One Sigma Clock Period Jitter, CLK, note 3
50
ps
Phase Noise, relative to carrier
1kHz offset
-105
dBc/Hz
Phase Noise, relative to carrier
100kHz offset
-115
dBc/Hz
Notes:
1. Stresses beyond these can permanently damage the device.
2. Assumes clocks with same rise time, measured from rising edges at VDD/2. Measured with 33
termination resistors and 15 pF loads. Applies to both 3.3V and 5V operation.
3. CLK/2 has lower jitter (both absolute and one sigma, in ps) than CLK.
相关PDF资料 |
PDF描述 |
|---|---|
| ICS571MLF | 571 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| ICS571M | 571 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| ICS574MILF | 574 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| ICS574MLFT | 574 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| ICS574M | 574 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ICS574 | 制造商:ICS 制造商全称:ICS 功能描述:Zero Delay, Low Skew Buffer |
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| ICS574MILF | 功能描述:IC CLOCK ZDB 1:4 160MHZ 8SOIC RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:- 标准包装:2,000 系列:- 类型:PLL 频率合成器 PLL:是 输入:晶体 输出:时钟 电路数:1 比率 - 输入:输出:1:1 差分 - 输入:输出:无/无 频率 - 最大:1GHz 除法器/乘法器:是/无 电源电压:4.5 V ~ 5.5 V 工作温度:-20°C ~ 85°C 安装类型:表面贴装 封装/外壳:16-LSSOP（0.175"，4.40mm 宽） 供应商设备封装:16-SSOP 包装:带卷 (TR) 其它名称:NJW1504V-TE1-NDNJW1504V-TE1TR |
| ICS574MILFT | 功能描述:IC CLOCK ZDB 1:4 160MHZ 8SOIC RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:- 标准包装:2,000 系列:- 类型:PLL 时钟发生器 PLL:带旁路 输入:LVCMOS，LVPECL 输出:LVCMOS 电路数:1 比率 - 输入:输出:2:11 差分 - 输入:输出:是/无 频率 - 最大:240MHz 除法器/乘法器:是/无 电源电压:3.135 V ~ 3.465 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:32-LQFP 供应商设备封装:32-TQFP（7x7） 包装:带卷 (TR) |
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