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参数资料
| 型号： | ICS650R-12LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/7页 |
| 文件大小： | 0K |
| 描述： | IC MPEG CLK SYNTHESIZER 20-SSOP |
| 标准包装： | 55 |
| 类型： | 时钟/频率合成器 |
| PLL： | 是 |
| 输入： | 时钟，晶体 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:6 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 108MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 20-QSOP |
| 包装： | 管件 |
| 其它名称： | 650R-12LF |
ICS650-12
MPEG CLOCK SYNTHESIZER
CLOCK SYNTHESIZER
IDT / ICS MPEG CLOCK SYNTHESIZER
2
ICS650-12
REV E 051310
Pin Assignment
PCLK1 and PCLK2 Select Table (in MHz)
ACLK Select Table (in MHz)
CCLK Select Table (in MHz)
*Note: Entire chip powers-down (outputs stop low) when
CS1=CS0=0.
PS2
PS1
PS0
PCLK1
PCLK2
0
108.00
54.00
0
1
55.00
27.5
0
1
0
66.67
33.33
0
1
80.00
40.00
1
0
54.00
27.00
1
0
1
81.00
40.5
1
0
50.00
25.00
1
60.00
30.00
13
4
12
5
11
CS1
8
9
10
VDD
PCLK1
13.5M
AS0
CS0
27M
17
16
AS2
3
X1
VDD
PCLK2
18
CCLK
1
PS2
X2
PS0
20
PS1
19
14
2
7
GND
ACLK
AS1
GND
15
6
20-pin SSOP (QSOP)
AS2
AS1
AS0
ACLK
0
12.288
0
1
11.2896
0
1
0
8.192
0
1
24.576
1
0
8.192
1
0
1
16.9344
1
0
18.432
1
11.2896
CS1
CS0
CCLK
00All off*
01
20.00
1
0
66.6666
1
24.576
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PDF描述 |
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