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参数资料
| 型号： | ICS650R-12LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 5/7页 |
| 文件大小： | 0K |
| 描述： | IC MPEG CLK SYNTHESIZER 20-SSOP |
| 标准包装： | 55 |
| 类型： | 时钟/频率合成器 |
| PLL： | 是 |
| 输入： | 时钟，晶体 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:6 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 108MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 20-QSOP |
| 包装： | 管件 |
| 其它名称： | 650R-12LF |
ICS650-12
MPEG CLOCK SYNTHESIZER
CLOCK SYNTHESIZER
IDT / ICS MPEG CLOCK SYNTHESIZER
5
ICS650-12
REV E 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V or 5 V, Ambient Temperature 0 to +70
° C
External Components
A minimum number of external components are required for proper operation. A decoupling capacitor of 0.01 F
should be connected between VDD and GND on pins 4 and 6, 16 and 14, and a 33
terminating resistor may be
used on each clock output if the trace is longer than 1 inch.
Parameter
Symbol
Conditions
Min.
Typ.
Max. Units
Input Crystal or Clock Frequency
27
MHz
Output Clocks Accuracy (synthesis error)
All clocks
0
1
ppm
Output Clock Rise Time
tOR
0.8 to 2.0 V
1.5
ns
Output Clock Fall Time
tOF
2.0 to 0.8 V
1.5
ns
Output Clock Duty Cycle
At VDD/2
40
50
60
%
One Sigma Jitter, ACLK
VDD = 3.3 V
100
ps
VDD = 5.0 V
40
ps
Absolute Clock Period Jitter
VDD = 3.3 V, except
CCLK = 20 MHz
±300
ps
VDD = 5.0 V, except
CCLK = 20 MHz
±200
ps
相关PDF资料 |
PDF描述 |
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参数描述 |
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