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参数资料
| 型号： | ICS673-01M |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | 0.150 INCH, SOIC-16 |
| 文件页数： | 2/8页 |
| 文件大小： | 104K |
| 代理商： | ICS673-01M |
PLL BUILDING BLOCK
MDS 673-01 F
2
Revision 040102
Int egrat ed C i rcuit Syste ms q 525 R a ce S t r eet, San Jose, CA 95126 q t e l (40 8 ) 295 -9800 q
w w w. icst . c om
ICS673-01
Pin Assignment
VCO Predivide Select Table
0 = connect pin directly to ground
1 = connect pin directly to VDD
Pin Descriptions
12
1
11
2
10
FB IN
REF IN
3
9
VD D
4
VD D
NC
5
GND
6
CL K1
7
GND
8
GND
CL K2
PD
SE L
CH G P
OE
VCO IN
CAP
16
15
14
13
16 pin narro w (150 m il) S O IC
SEL
VCO Postdivide
04
11
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
FBIN
Input
Feedback clock input. Connect the feedback clock to this pin. Falling
edge triggered.
2
VDD
Power
Connect to +3.3 V or +5 V and to VDD on pin 3.
3
VDD
Power
Connect to VDD on pin 2.
4
GND
Power
Connect to ground.
5
GND
Power
Connect to ground.
6
GND
Power
Connect to ground.
7
CHGP
Output
Charge pump output. Connect to VCOIN under normal operation.
8
VCOIN
Input
Input to internal VCO.
9
CAP
Input
Loop filter return.
10
OE
Input
Output enable. Active when high. Tri-states both outputs when low.
11
SEL
Input
Select pin fro VCO predivide per table above.
12
PD
Input
Power down. Turns off entire chip when pin is low. Outputs stop low.
13
CLK2
Output
Clock output 2. Low skew divide by two version of CLK1.
14
CLK1
Output
Clock output 1.
15
NC
-
No connect. Nothing is connected internally to this pin.
16
REFIN
Input
Reference input. Connect reference clock to this pin. Falling edge is
triggered.
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