参数资料
型号: ICS680G-01LF
厂商: IDT, Integrated Device Technology Inc
文件页数: 6/9页
文件大小: 0K
描述: IC SYNTHESIZER/ZD BUFFER 24TSSOP
标准包装: 62
类型: 时钟/频率合成器,零延迟缓冲器
PLL:
输入: 时钟,晶体
输出: CMOS
电路数: 2
比率 - 输入:输出: 1:4
差分 - 输入:输出: 无/无
频率 - 最大: 66.67MHz
除法器/乘法器: 是/无
电源电压: 3.13 V ~ 3.46 V
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 24-TSSOP(0.173",4.40mm 宽)
供应商设备封装: 24-TSSOP
包装: 管件
其它名称: 680G-01LF
ICS680-01
NETWORKING CLOCK SYNTHESIZER AND ZERO DELAY BUFFER
ZDB AND SYNTHESIZER
IDT / ICS NETWORKING CLOCK SYNTHESIZER AND ZERO DELAY BUFFER 6
ICS680-01
REV H 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±5%, Ambient Temperature 0 to +70
° C
Note 1: Measured with a 15 pF load.
Note 2: Duty cycle is configuration dependent. Most configurations are min 45% / max 55%.
Note 3: Skew is measured at 1.4 V on rising edges with a 33 MHz ICLK.
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
fIN
X1
25
MHz
ICLK
33
MHz
Output Frequency
fOUT
Q0 to Q3, QFB, Note 1
33
MHz
Output Rise Time
tOR
20% to 80%, Note 1
1.5
ns
Output Fall Time
tOF
80% to 20%, Note 1
1.5
ns
Output Clock Duty Cycle
tD
at VDD/2, Note 2
40
60
%
Power-up Time
PLL lock-time from
power-up to 1% of final
frequency
10
ms
PDTS goes high until
stable CLK outputs at
1% of final frequency
2ms
One Sigma Clock Period Jitter
Configuration
dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from mean.
Configuration
dependent.
±200
ps
QFB to ICLK Skew
tPD
Measured at VDD/2,
Note 3
-350
350
Pin-to-pin Skew
QFB, Q0 to Q3, Note 3
-250
250
ps
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参数描述
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ICS680G-01T 功能描述:IC SYNTHESIZER/ZD BUFFER 24TSSOP RoHS:否 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器,PLL,频率合成器 系列:- 产品变化通告:Product Discontinuation 04/May/2011 标准包装:96 系列:- 类型:时钟倍频器,零延迟缓冲器 PLL:带旁路 输入:LVTTL 输出:LVTTL 电路数:1 比率 - 输入:输出:1:8 差分 - 输入:输出:无/无 频率 - 最大:133.3MHz 除法器/乘法器:是/无 电源电压:3 V ~ 3.6 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:16-TSSOP(0.173",4.40mm 宽) 供应商设备封装:16-TSSOP 包装:管件 其它名称:23S08-5HPGG
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