- 您现在的位置：买卖IC网 > PDF目录1997 > ICS810001DK-21LFT (IDT, Integrated Device Technology Inc)IC CLK GEN SYNC VCXO DL 32VFQFN PDF资料下载
参数资料
| 型号： | ICS810001DK-21LFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/19页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN SYNC VCXO DL 32VFQFN |
| 标准包装： | 2,500 |
| 系列： | HiPerClockS™, FemtoClock™ |
| 类型： | 时钟/频率发生器，转换器，抖动衰减器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 视频 |
| 输入： | LVCMOS，LVTTL |
| 输出： | LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:1 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 175MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘 |
| 供应商设备封装： | 32-VFQFPN 裸露焊盘（4x4） |
| 包装： | 带卷 (TR) |
ICS810001DK-21 REVISION B APRIL 13, 2010
6
2010 Integrated Device Technology, Inc.
ICS810001-21 Data Sheet
FEMTOCLOCK DUAL VCXO VIDEO PLL
Table 3D. CLK_SEL Function Table
Table 3E. MR Master Reset Function Table
Table 3F. FemtoCLock PLL Feedback Divider Function Table
Table 3G. PLL Output Divider Function Table
Table 3H. PLL BYPASS Logic Function Table
Input
Operation
CLK_SEL
0 (default)
Selects CLK0 as PLL reference input.
1
Selects CLK1 as PLL reference input.
Input
Operation
MR
0 (default)
Normal operation, internal dividers and the output Q are enabled.
1
Internal dividers are reset. Q output is in logic low state (with OE = 1).
Input
Operation
MF
0 (default)
Selects MF = 22. The 2nd stage PLL (FemtoClock. multiplies the output frequency of the VCXO-PLL by 22.
1
Selects MF = 24. The 2nd stage PLL (FemtoClock. multiplies the output frequency of the VCXO-PLL by 24.
Input
Operation
N1
N0
0 (default)
Output divider N = 4.
0
1
Output divider N = 8.
1
0
Output divider N = 12.
1
Output divider N = 18.
Input
Operation
nBP1
nBP0
00
VCXO-PLL mode: The input reference frequency is divided by the pre-divider P and is multiplied by the
VCXO-PLL. fOUT = (fREF ÷ P) * M.
01
Test mode: The input reference frequency is divided by the pre-divider P and the output divider N and
bypasses both PLLs. fOUT = fREF ÷ (P * N).
10
FemtoClock Mode: The input reference frequency is divided by the pre-divider P multiplied by the 2nd PLL
(FemtoClock, MF). The 1st PLL (VCXO-PLL, M) is bypassed. This mode does not support jitter
attenuatiion. fOUT = (fREF ÷ P) * MF ÷ N.
1 (default)
Dual PLL Mode: both PLLs are cascaded for jitter attenuation and frequency multiplication.
fOUT = (fREF ÷ P) * M * MF ÷ N.
相关PDF资料 |
PDF描述 |
|---|---|
| ICS81006AKLFT | IC VCXO TO 6 LVCMOS OUT 20VFQFPN |
| ICS810525AGILF | IC VCXO-LVCMOS/LVTTL 16-TSSOP |
| ICS813076CYILF | IC VCXO-PLL WIRELESS 64-TQFP |
| ICS813078BYILF | IC VCXO PLL WIRELESS 64TQFP |
| ICS813323BGLF | IC ATTENUATOR/MULTIPLIER 24TSSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ICS810-06 | 制造商:ICS 制造商全称:ICS 功能描述:VCXO-TO-6 LVCMOS OUTPUTS |
| ICS81006AK | 制造商:ICS 制造商全称:ICS 功能描述:VCXO-TO-6 LVCMOS OUTPUTS |
| ICS81006AKI | 制造商:ICS 制造商全称:ICS 功能描述:VCXO-TO-6 LVCMOS OUTPUTS |
| ICS81006AKILF | 功能描述:IC VCXO TO 6 LVCMOS OUT 20VFQFPN RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:HiPerClockS™ 标准包装:1,000 系列:- 类型:时钟/频率合成器，扇出分配 PLL:- 输入:- 输出:- 电路数:- 比率 - 输入:输出:- 差分 - 输入:输出:- 频率 - 最大:- 除法器/乘法器:- 电源电压:- 工作温度:- 安装类型:表面贴装 封装/外壳:56-VFQFN 裸露焊盘 供应商设备封装:56-VFQFP-EP（8x8） 包装:带卷 (TR) 其它名称:844S012AKI-01LFT |
| ICS81006AKILFT | 功能描述:IC VCXO TO 6 LVCMOS OUT 20VFQFPN RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:HiPerClockS™ 标准包装:1,000 系列:- 类型:时钟/频率合成器，扇出分配 PLL:- 输入:- 输出:- 电路数:- 比率 - 输入:输出:- 差分 - 输入:输出:- 频率 - 最大:- 除法器/乘法器:- 电源电压:- 工作温度:- 安装类型:表面贴装 封装/外壳:56-VFQFN 裸露焊盘 供应商设备封装:56-VFQFP-EP（8x8） 包装:带卷 (TR) 其它名称:844S012AKI-01LFT |
发布紧急采购，3分钟左右您将得到回复。