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参数资料
| 型号： | ICS844021AG-01LF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 170 MHz, OTHER CLOCK GENERATOR, PDSO8 |
| 封装： | 4.40 X 3 MM, 0.925 MM HEIGHT, ROHS COMPLIANT, MO-153, TSSOP-8 |
| 文件页数： | 9/11页 |
| 文件大小： | 2541K |
| 代理商： | ICS844021AG-01LF |
IDT / ICS LVDS CLOCK GENERATOR
7
ICS844021AG-01 REV A OCTOBER 30, 2006
ICS844021-01
FEMTOCLOCKS CRYSTAL-TO-LVDS CLOCK GENERATOR
PRELIMINARY
LVCMOS TO XTAL INTERFACE
The XTAL_IN input can accept a single-ended LVCMOS signal
through an AC coupling capacitor. A general interface diagram
is shown in
Figure 3. The XTAL_OUT pin can be left floating.
The input edge rate can be as slow as 10ns. For LVCMOS
inputs, it is recommended that the amplitude be reduced from
full swing to half swing in order to prevent signal interference
with the power rail and to reduce noise. This configuration
requires that the output impedance of the driver (Ro) plus the
FIGURE 3. GENERAL DIAGRAM FOR LVCMOS DRIVER TO XTAL INPUT INTERFACE
series resistance (Rs) equals the transmission line impedance.
In addition, matched ter mination at the cr ystal input will
attenuate the signal in half. This can be done in one of two
ways. First, R1 and R2 in parallel should equal the transmission
line impedance. For most 50
applications, R1 and R2 can be
100
. This can also be accomplished by removing R1 and
making R2 50
.
R2
Zo = 50
VDD
Ro
Zo = Ro + Rs
R1
VDD
XTAL_IN
XTAL_OUT
.1uf
Rs
3.3V, 2.5V LVDS DRIVER TERMINATION
A general LVDS interface is shown in
Figure 4 In a 100
differential transmission line environment, LVDS dr ivers
require a matched load ter mination of 100
across near
FIGURE 4. TYPICAL LVDS DRIVER TERMINATION
the receiver input. For a multiple LVDS outputs buffer, if only
partial outputs are used, it is recommended to terminate the
unused outputs.
R1
100
3.3V or 2.5V
100
Differential Transmission
VDD
+
-
LVDS
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