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参数资料
| 型号： | ICS8524AYLFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/10页 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFFER MUX 2:22 64-ETQFP |
| 标准包装： | 500 |
| 系列： | HiPerClockS™ |
| 类型： | 扇出缓冲器（分配），多路复用器 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:22 |
| 差分 - 输入:输出： | 是/是 |
| 输入： | CML，HCSL，HSTL，LVDS，LVHSTL，LVPECL，SSTL |
| 输出： | HSTL |
| 频率 - 最大： | 500MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-TQFP 裸露焊盘 |
| 供应商设备封装： | 64-TQFP-EP（10x10） |
| 包装： | 带卷 (TR) |
| 其它名称： | 8524AYLFT |
8524AY
www.icst.com/products/hiperclocks.html
REV. B AUGUST 1, 2007
1
ICS8524
LOW SKEW, 1-TO-22
DIFFERENTIAL-TO-HSTL FANOUT BUFFER
GENERAL DESCRIPTION
The ICS8524 is a low skew, 1-to-22 Differential-
to-HSTL Fanout Buffer and a member of the
HiPerClockSFamily of High Performance Clock
Solutions from ICS. The ICS8524 has two select-
able clock inputs. The CLK, nCLK pair can accept
most standard differential input levels. The PCLK, nPCLK pair
can accept LVPECL, CML, or SSTL input levels. The device is
internally synchronized to eliminate runt pulses on the outputs
during asynchronous assertion/deassertion of the OE pin. The
ICS8524’s low output and part-to-part skew characteristics
make it ideal for workstation, server, and other high performance
clock distribution applications.
FEATURES
22 differential HSTL outputs
each with the ability to drive 50
Ω to ground
Selectable differential CLK, nCLK or LVPECL clock inputs
CLK, nCLK pair can accept the following differential
input levels: LVPECL, LVDS, HSTL, SSTL, HCSL
PCLK, nPCLK supports the following input types:
LVPECL, CML, SSTL
Maximum output frequency: 500MHz
Translates any single-ended input signal (LVCMOS, LVTTL,
GTL) to HSTL levels with resistor bias on nCLK input
Output skew: 80ps (maximum)
Part-to-part skew: 700ps (maximum)
Jitter, RMS: 0.04ps (typical)
LVPECL and HSTL mode operating voltage supply range:V
DD
= 3.3V ± 5%, V
DDO = 1.6V to 2V, GND = 0V
0°C to 85°C ambient operating temperature
Pin compatible with the SY89824L and NB100EP223
BLOCK DIAGRAM
PIN ASSIGNMENT
HiPerClockS
ICS
CLK
nCLK
PCLK
nPCLK
Q0:Q21
nQ0:nQ21
LE
Q
D
CLK_SEL
OE
0
1
22
64-Lead TQFP E-Pad
10mm x 10mm x 1.0mm package body
Y package
Top View
48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33
1 2 3 4 5 6
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18
17
ICS8524
VDDO
Q14
nQ14
Q15
nQ15
Q16
nQ16
Q17
nQ17
Q18
nQ18
Q19
nQ19
Q20
nQ20
VDDO
nQ6
Q6
nQ5
Q5
nQ4
Q4
nQ3
Q3
nQ2
Q2
nQ1
Q1
nQ0
Q0
VDDO
V
DDO
nQ13
Q13
nQ12
Q12
nQ11
Q11
nQ10
Q10
nQ9
Q9
nQ8
Q8
nQ7
Q7
V
DDO
V
DDO
nc
V
DD
CLK
nCLK
CLK_SEL
PCLK
nPCLK
GND
OE
nc
nQ21
Q21
V
DDO
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