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参数资料
| 型号： | ICS853017AMLF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 853017 SERIES, LOW SKEW CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | 7.50 X 12.80 MM, 2.30 MM HEIGHT, ROHS COMPLIANT, MS-013, MO-119, SOIC-20 |
| 文件页数： | 13/15页 |
| 文件大小： | 284K |
| 代理商： | ICS853017AMLF |
IDT / ICS 2.5V, 3.3V, 5V LVPECL/ECL RECEIVER
7
ICS853017AM REV. B JANUARY 28, 2008
ICS853017
QUAD, 1-TO-1, DIFFERENTIAL-TO-2.5V, 3.3V, 5V LVPECL/ECL RECEIVER
PRELIMINARY
APPLICATION INFORMATION
Figure 1A shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF ~ V
CC
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
FIGURE 1A. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
CC
= 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
VCC
R2
1K
V_REF
C1
0.1u
R1
1K
Single Ended Clock Input
PCLK
nPCLK
Figure 1B shows an example of the differential input that can
be wired to accept single ended LVPECL levels. The reference
voltage level V
BB
generated from the device is connected to the
negative input. The C1 capacitor should be located as close as
possible to the input pin.
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LVPECL LEVELS
FIGURE 1B. SINGLE ENDED LVPECL SIGNAL DRIVING DIFFERENTIAL INPUT
Dx
nDx
VBB
C1
0.1uF
CLK_IN
VCC
相关PDF资料 |
PDF描述 |
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参数描述 |
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