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参数资料
| 型号： | ICS8534AY-01T |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 8534 SERIES, LOW SKEW CLOCK DRIVER, 22 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP64 |
| 封装： | 10 X 10 MM, 1 MM HEIGHT, MS-026ACD-HD, TQFP-64 |
| 文件页数： | 3/20页 |
| 文件大小： | 1733K |
| 代理商： | ICS8534AY-01T |
ICS8534-01
LOW SKEW, 1-TO-22 DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
IDT / ICS 3.3V LVPECL FANOUT BUFFER
11
ICS8534AY-01 REV. A DECEMBER 6, 2007
LVPECL Clock Input Interface
The PCLK /nPCLK accepts LVPECL, CML, SSTL and other
differential signals. Both VSWING and VOH must meet the VPP and
VCMR input requirements. Figures 4A to 4F show interface
examples for the HiPerClockS PCLK/nPCLK input driven by the
most common driver types. The input interfaces suggested here
are examples only. If the driver is from another vendor, use their
termination recommendation. Please consult with the vendor of the
driver component to confirm the driver termination requirements.
Figure 4A. HiPerClockS PCLK/nPCLK Input
Driven by an Open Collector CML Driver
Figure 4C. HiPerClockS PCLK/nPCLK Input
Driven by a 3.3V LVPECL Driver
Figure 4E. HiPerClockS PCLK/nPCLK Input
Driven by an SSTL Driver (delete this figure
Figure 4B. HiPerClockS PCLK/nPCLK Input
Driven by a Built-In Pullup CML Driver
Figure 4D. HiPerClockS PCLK/nPCLK Input Driven by
a 3.3V LVPECL Driver with AC Couple
Figure 4F. HiPerClockS PCLK/nPCLK Input Driven by
a 3.3V LVDS Driver
PCLK
nPCLK
HiPerClockS
PCLK/nPCLK
CML
3.3V
Zo = 50
Zo = 50
3.3V
R1
50
R2
50
R3
125
R4
125
R1
84
R2
84
3.3V
Zo = 50
Zo = 50
PCLK
nPCLK
3.3V
LVPECL
HiPerClockS
Input
PCLK
nPCLK
HiPerClockS
PCLK/nPCLK
SSTL
2.5V
Zo = 60
Zo = 60
2.5V
3.3V
R1
120
R2
120
R3
120
R4
120
3.3V
R1
100
CML Built-In Pullup
PCLK
nPCLK
3.3V
HiPerClockS
PCLK/nPCLK
Zo = 50
Zo = 50
R3
84
R4
84
R1
125
R2
125
R5
100 - 200
R6
100 - 200
PCLK
nPCLK
3.3V LVPECL
3.3V
Zo = 50
Zo = 50
3.3V
HiPerClockS
PCLK/nPCLK
C1
C2
PCLK
nPCLK
3.3V
HiPerClockS
PCLK/nPCLK
R3
1k
R4
1k
R1
1k
R2
1k
3.3V
Zo = 50
Zo = 50
3.3V
C1
C2
R5
100
LVDS
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PDF描述 |
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