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参数资料
| 型号： | ICS854057AGLFT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 854057 SERIES, LOW SKEW CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | 4.40 X 6.50 MM, 0.925 MM HEIGHT, ROHS COMPLIANT, MO-153, TSSOP-20 |
| 文件页数： | 2/13页 |
| 文件大小： | 256K |
| 代理商： | ICS854057AGLFT |
854057AG
www.icst.com/products/hiperclocks.html
REV. A JULY 18, 2005
10
Integrated
Circuit
Systems, Inc.
ICS854057
4:1 OR 2:1 LVDS CLOCK MULTIPLEXER
WITH
INTERNAL INPUT TERMINATION
SCHEMATIC EXAMPLE
Figure 4shows a schematic example of the ICS854057. In this
example, the PCLK0/nPCLK0 and PCLK1/nPCLK1 inputs are
FIGURE 4. EXAMPLE ICS854057 LVDS SCHEMATIC
used. The decoupling capacitors should be physically located
near the power pin.
INPUTS:
PCLK/nPCLK INPUT:
For applications not requiring the use of a differential input, both
the PCLK and nPCLK pins can be left floating. Though not
required, but for additional protection, a 1k
Ω resistor can be tied
from PCLK to ground.
RECOMMENDATIONS FOR UNUSED INPUT AND OUTPUT PINS
OUTPUTS:
LVDS OUTPUT
All unused LVDS outputs can be left floating. We recommend
that there is no trace attached. Both sides of the differential
output pair should either be left floating or terminated.
(U1,20)
R2
680
Zo = 50
VDD
R3
680
Zo = 50
R5
100
R1
680
U1
ICS854057
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
20
19
18
17
VDD
PCLK0
VT0
nPCLK0
SEL1
SEL0
PCLK1
VT1
nPCLK1
GND
nPCLK2
VT2
PCLK2
nQ
Q
VDD
PCLK3
VT3
nPCLK3
Zo = 50
VDD
LVDS
+
-
R4
680
R6
18
Zo = 50
VDD
VD D=2.5V
LVDS
R1
1K
LVPECL
C2
0.1u
(U1,1)
R1
1K
C1
0.1u
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PDF描述 |
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