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参数资料
| 型号： | ICS8546AG-01LF |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 266 MHz, OTHER CLOCK GENERATOR, PDSO24 |
| 封装： | 4.40 X 7.80 MM, 0.92 MM HEIGHT, ROHS COMPLIANT, TSSOP-24 |
| 文件页数： | 13/13页 |
| 文件大小： | 622K |
| 代理商： | ICS8546AG-01LF |
8546AG-01
www.icst.com/products/hiperclocks.html
REV. A AUGUST 24, 2005
9
Integrated
Circuit
Systems, Inc.
ICS8546-01
LOW SKEW, 1-TO-6, CRYSTAL OSCILLATOR-TO-
LVDS FANOUT BUFFER
PRELIMINARY
CRYSTAL INPUT INTERFACE
The ICS8546-01 has been characterized with 18pF parallel
resonant crystals. The capacitor values shown in Figure 3
Figure 3. CRYSTAL INPUt INTERFACE
below were determined using an 18pF parallel resonant crys-
tal and were chosen to minimize the ppm error.
ICS8546-01
APPLICATION INFORMATION
C1
33p
X1
18pF Parallel Crystal
C2
27p
XTAL_OUT
XTAL_IN
FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
Figure 2 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
DD/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
DD = 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLK
nCLK
VDD
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PDF描述 |
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