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参数资料
| 型号： | ICS854S54AYI-08LF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 854S SERIES, LOW SKEW CLOCK DRIVER, 12 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP64 |
| 封装： | 10 X 10 MM, 1 MM HEIGHT, ROHS COMPLIANT, MS-026, TQFP-64 |
| 文件页数： | 14/19页 |
| 文件大小： | 306K |
| 代理商： | ICS854S54AYI-08LF |
IDT / ICS LVDS MULTIPLEXER
4
ICS854S54AYI-08 REV B JANUARY 16, 2008
ICS854S54I-08
OCTAL 2:1 AND 1:2 DIFFERENTIAL-TO-LVDS MULTIPLEXER
PRELIMINARY
SCLK
SDATA
START
Valid Data
Acknowledge
STOP
START (ST) – defined as high-to-low transition on SDATA while holding SCLK HIGH.
DATA - Between START and STOP cycles, SDATA is synchronous with SCLK.
Data may change only when SCLK is LOW and must be stable when SCLK is HIGH.
ACKNOWLEDGE (AK) – SDATA is driven LOW before the SCLK rising edge and
held LOW until the SCLK falling edge.
STOP (SP) – defined as low-to-high transition on SDATA while holding SCLK HIGH.
SERIAL INTERFACE - PROTOCOL
The ICS854S54I-08 is a slave-only device and uses the standard
I2C protocol as shown in the below diagrams. The maximum SCLK
SERIAL INTERFACE - A WRITE EXAMPLE
A serial transfer to the ICS854S54I-08 always consists of an
address cycle followed by a single data byte. Any additional data
bytes will not be acknowledged and the ICS854S54I-08 will leave
the data bus HIGH. These extra bits will not be loaded into the
frequency is greater than 400kHz which is more than sufficient for
standard I2C clock speeds.
serial control register. Once the Data Byte is loaded and the master
generates a stop condition, the values in the serial control register
are latched into the mux control bit outputs and each mux will
switch into the new state.
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PDF描述 |
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