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参数资料
| 型号： | ICS86004BG |
| 元件分类： | 时钟及定时 |
| 英文描述： | 86004 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | 4.40 X 5 MM, 0.925 MM HEIGHT, MO-153, TSSOP-16 |
| 文件页数： | 1/13页 |
| 文件大小： | 294K |
| 代理商： | ICS86004BG |
86004BG
www.icst.com/products/hiperclocks.html
REV. A MARCH 31, 2006
1
Integrated
Circuit
Systems, Inc.
ICS86004
15.625MHZ TO 62.5MHZ, 1:4 LVCMOS/LVTTL
ZERO DELAY CLOCK BUFFER
GENERAL DESCRIPTION
The ICS86004 is a high performance 1:4 LVCMOS/
LVTTL Clock Buffer and a member of the
HiPerClockS family of High Performance Clock
Solutions from ICS. The ICS86004 has a fully
integrated PLL and can be configured as zero
delay buffer and has an input and output frequency range of
15.625MHz to 62.5MHz. The VCO operates at a frequency
range of 250MHz to 500MHz. The external feedback allows
the device to achieve “zero delay” between the input clock
and the output clocks. The PLL_SEL pin can be used to by-
pass the PLL for system test and debug purposes. In
bypass mode, the reference clock is routed around the PLL
and into the internal output divider.
FEATURES
Four LVCMOS/LVTTL outputs, 7
Ω typical output impedance
Single LVCMOS/LVTTL clock input
CLK accepts the following input levels: LVCMOS or LVTTL
Output frequency range: 15.625MHz to 62.5MHz
Input frequency range: 15.625MHz to 62.5MHz
VCO range: 250MHz to 500MHz
External feedback for “zero delay” clock regeneration
with configurable frequencies
Fully integrated PLL
Cycle-to-cycle jitter: 65ps (maximum)
Output skew: 65ps (maximum)
Full 3.3V or 2.5V, or 3.3V core/2.5V output operating supply
Industrial temperature information available upon request
Available in both standard and lead-free RoHS compliant
packages
HiPerClockS
ICS
BLOCK DIAGRAM
PIN ASSIGNMENT
PLL_SEL
CLK
FB_IN
MR
F_SEL
Q0
Q1
Q2
Q3
PLL
1:1
÷8, ÷16
0
1
Q1
GND
Q0
F_SEL
VDD
CLK
GND
VDDA
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VDDO
Q2
GND
Q3
VDDO
MR
FB_IN
PLL_SEL
ICS86004
16-Lead TSSOP
4.4mm x 5.0mm x 0.925mm package body
G Package
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PDF描述 |
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