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参数资料
| 型号： | ICS870919BVI-01LFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 14/16页 |
| 文件大小： | 0K |
| 描述： | IC CLK GENERATOR LVCMOS 28PLCC |
| 标准包装： | 500 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS，LVTTL |
| 输出： | LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:8 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 160MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-LCC（J 形引线） |
| 供应商设备封装： | 28-PLCC（11.5x11.5） |
| 包装： | 带卷 (TR) |
ICS870919BVI-01 REVISION C JANUARY 6, 2012
7
2012 Integrated Device Technology, Inc.
ICS870919I-01 Data Sheet
LVCMOS CLOCK GENERATOR
Table 5. AC Electrical Characteristics, VDD = AVDD = 3.3V ± 0.3V, TA = -40°C to 85°C
NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device
is mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal
equilibrium has been reached under these conditions.
NOTE 1: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDD/2.
NOTE 2: This parameter is defined in accordance with JEDEC Standard 65.
NOTE 3: Measured between coincident rising output edges of Q0:Q4, 2XQ, Q/2 and the falling edge of nQ5.
NOTE 4: Defined as the time difference between the input reference clock and the average feedback input signal when the PLL is locked and
the input reference frequency is stable.
NOTE 5: These parameters are guaranteed by characterization. Not tested in production.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
fREF
SYNC[0:1] Input Reference
Frequency
Feedback of Q[0:4] or nQ5,
FREQ_SEL = 0
540
MHz
Feedback of Q[0:4] or nQ5,
FREQ_SEL = 1
10
80
MHz
Feedback of 2XQ, FREQ_SEL = 0
10
80
MHz
Feedback of 2XQ or FREQ_SEL = 1
20
100
MHz
Feedback of Q/2, FREQ_SEL = 0
2.5
20
MHz
Feedback of Q/2 or FREQ_SEL = 1
5
40
MHz
fOUT
Output Frequency
2XQ
160
MHz
Q[0:4], nQ5
80
MHz
Q/2
40
MHz
idc
Input Duty Cycle
SYNC0, SYNC1
25
75
%
tR / tF
Input Rise/ Fall Time
SYNC0, SYNC1
3
ns
tsk(o)
Output Skew; NOTE 1, 2
Rising edges of Q[0:4]
(incl. Q/2 if nPE = 0)
300
ps
Output Skew; NOTE 1, 2
Falling edges of Q[0:4]
(incl. Q/2 if nPE = 1)
300
ps
Output Skew; NOTE 1, 2, 3
Rising edge of Q[0:4] 2XQ, Q/2 and
Falling edge of nQ5
500
ps
tPW
Pulse Width
2XQ
>40MHz
tPERIOD/2 - 0.62
tPERIOD/2 + 0.62
ns
Q[0:4], nQ5
80MHz
tPERIOD/2 - 0.45
tPERIOD/2 + 0.45
ns
Q/2
40MHz
tPERIOD/2 - 0.6
tPERIOD/2 + 0.6
ns
tjit(cc)
Cycle-to-Cycle Jitter
Q[0:4], nQ5
20MHz, FREQ_SEL = 0
150
ps
Q[0:4], nQ5
20MHz, FREQ_SEL = 1
320
ps
t
Static Phase Offset,
(SYNC[0:1] to
FEEDBACK delay);
NOTE 2, 4
Q[0:4], nQ5
80MHz and nPE = 0
0
300
ps
Q[0:4], nQ5
80MHz and nPE = 1
-80
300
ps
tPZH,
tPZL
Output Enable
Time; NOTE 5
OE/nRST
Low-to-High
14
ns
tPHZ,
tPLZ
Output Disable
Time; NOTE 5
OE/nRST
High-to-Low
14
ns
tR / tF
Output
Rise/ Fall Time
Q[0:4],
nQ5, 2XQ,
Q/2
0.8V – 2.0V
0.2
2
ns
tLOCK
PLL Lock Time
10
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