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参数资料
| 型号： | ICS87332AMI-01LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/14页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN /2 ECL/LVPECL 8-SOIC |
| 标准包装： | 97 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟发生器 |
| PLL： | 无 |
| 输入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 输出： | ECL，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 500MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.375 V ~ 3.8 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 管件 |
| 产品目录页面： | 1250 (CN2011-ZH PDF) |
| 其它名称： | 800-1204 800-1204-5 800-1204-ND 87332AMI-01LF |
ICS87332AMI-01 REVISION C NOVEMBER 16, 2009
6
2009 Integrated Device Technology, Inc.
ICS87332I-01 Data Sheet
÷
2DIFFERENTIAL-TO-2.5V/3.3V ECL/LVPECL CLOCK GENERATOR
APPLICATION INFORMATION
Figure 2 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
CC/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio of
FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
The clock layout topology shown below is a typical termi-
nation for LVPECL outputs. The two different layouts men-
tioned are recommended only as guidelines.
The differential outputs are low impedance follower outputs
that generate ECL/LVPECL compatible outputs. Therefore,
terminating resistors (DC current path to ground) or current
sources must be used for functionality. These outputs are de-
signed to drive 50
Ω transmission lines. Matched impedance
techniques should be used to maximize operating frequency
and minimize signal distortion.
Figures 3A and 3B show two
different layouts which are recommended only as guidelines.
Other suitable clock layouts may exist and it would be recom-
mended that the board designers simulate to guarantee com-
patibility across all printed circuit and clock component pro-
TERMINATION FOR 3.3V LVPECL OUTPUTS
FIGURE 3B. LVPECL OUTPUT TERMINATION
FIGURE 3A. LVPECL OUTPUT TERMINATION
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
R1 and R2 might need to be adjusted to position the V_REF in the
center of the input voltage swing. For example, if the input clock
swing is only 2.5V and V
CC = 3.3V, V_REF should be 1.25V and R2/
R1 = 0.609.
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLK
nCLK
VCC
3.3V
V
CC - 2V
R1
50
Ω
R2
50
Ω
RTT
Z
o = 50Ω
Z
o = 50Ω
+
_
RTT =
* Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
LVPECL
Input
R1
84
Ω
R2
84
Ω
3.3V
R3
125
Ω
R4
125
Ω
Z
o = 50Ω
Z
o = 50Ω
LVPECL
Input
3.3V
+
_
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