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参数资料
| 型号： | ICS8737AGI-11T |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 8737 SERIES, LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | 6.50 X 4.40 MM, 0.92 MM HEIGHT, MO-153, TSSOP-20 |
| 文件页数： | 1/14页 |
| 文件大小： | 163K |
| 代理商： | ICS8737AGI-11T |
8737AGI-11
www.icst.com/products/hiperclocks.html
REV. C APRIL 13, 2007
1
Integrated
Circuit
Systems, Inc.
ICS8737I-11
LOW SKEW
÷÷÷÷÷1/÷÷÷÷÷2
DIFFERENTIAL-TO- 3.3V LVPECL CLOCK GENERATOR
GENERAL DESCRIPTION
The ICS8737I-11 is a low skew, high perfor-
mance Differential-to-3.3V LVPECL Clock
Generator/Divider and a member of the
HiPerClockSfamily of High Performance Clock
Solutions from ICS. The ICS8737I-11 has two
selectable clock inputs. The CLK, nCLK pair can accept
most standard differential input levels. The PCLK, nPCLK
pair can accept LVPECL, CML, or SSTL input levels.The
clock enable is internally synchronized to eliminate runt
pulses on the outputs during asynchronous assertion/
deassertion of the clock enable pin.
Guaranteed output and part-to-part skew characteristics make
the ICS8737I-11 ideal for clock distribution app-lications de-
manding well defined performance and repeatability.
FEATURES
Two divide by 1 differential 3.3V LVPECL outputs;
Two divide by 2 differential 3.3V LVPECL outputs
Selectable differential CLK, nCLK or LVPECL clock inputs
CLK, nCLK pair can accept the following differential
input levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
PCLK, nPCLK supports the following input types:
LVPECL, CML, SSTL
Maximum output frequency: 650MHz
Translates any single ended input signal (LVCMOS, LVTTL,
GTL) to LVPECL levels with resistor bias on nCLK input
Output skew: 75ps (maximum)
Part-to-part skew: 300ps (maximum)
Bank skew: Bank A - 30ps (maximum)
Bank B - 45ps (maximum)
3.3V operating supply
-40°C to 85°C ambient operating temperature
Available in both standard and lead-free RoHS-compliant
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
ICS8737I-11
20-Lead TSSOP
6.50mm x 4.40mm x 0.92 package body
G Package
Top View
VEE
CLK_EN
CLK_SEL
CLK
nCLK
PCLK
nPCLK
nc
MR
VCC
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
QA0
nQA0
VCC
QA1
nQA1
QB0
nQB0
VCC
QB1
nQB1
HiPerClockS
ICS
QA0
nQA0
QA1
nQA1
÷1
÷2
D
Q
LE
CLK_EN
CLK
nCLK
PCLK
nPCLK
MR
QB0
nQB0
QB1
nQB1
CLK_SEL
0
1
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