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参数资料
| 型号： | ICS8745BM-21LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/19页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN ZD DIFF-LVDS 20-SOIC |
| 标准包装： | 37 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 输出： | LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 700MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 20-SOIC |
| 包装： | 管件 |
| 其它名称： | 800-1218 800-1218-5 800-1218-ND 8745BM-21LF |
ICS8745BM-21 REVISION D JANUARY 25, 2010
2
2010 Integrated Device Technology, Inc.
ICS8745B-21 Data Sheet
1:1 DIFFERENTIAL-TO-LVDS ZERO DELAY CLOCK GENERATOR
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
Number
Name
Type
Description
1
CLK
Input
Pulldown
Non-inverting differential clock input.
2
nCLK
Input
Pullup
Inverting differential clock input.
3
MR
Input
Pulldown
Active HIGH Master Reset. When logic HIGH, the internal dividers are reset
causing the true output Q to go low and the inverted output nQ to go high.
When logic LOW, the internal dividers and the outputs are enabled.
LVCMOS / LVTTL interface levels.
4
nFBIN
Input
Pullup
Inverting differential feedback input to phase detector for regenerating clocks with
“Zero Delay.”
5
FBIN
Input
Pulldown
Non-inverted differential feedback input to phase detector for regenerating clocks
with “Zero Delay.”
6, 15,
19, 20
SEL2, SEL3,
SEL0 SEL1
Input
Pulldown
Determines output divider values in Table 3. LVCMOS / LVTTL interface levels.
7, 11
VDDO
Power
Output supply pins.
8, 9
nQFB/QFB
Output
Differential feedback output pair. LVDS interface levels.
10, 14
GND
Power
Power supply ground.
12, 13
nQ/Q
Output
Differential output pair. LVDS interface levels.
16
VDDA
Power
Analog supply pin.
17
PLL_SEL
Input
Pullup
PLL select. Selects between the PLL and reference clock as the input to the
dividers. When LOW, selects reference clock. LVCMOS/LVTTL interface levels.
18
VDD
Power
Core supply pin.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN
Input Pulldown Resistor
51
k
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