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参数资料
型号： ICS8745BM-21LFT
厂商： INTEGRATED DEVICE TECHNOLOGY INC
元件分类： 时钟及定时
英文描述： 8745 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20
封装： 7.50 X 12.80 MM, 2.30 MM HEIGHT, ROHS COMPLIANT, MS-013, MO-119, SOIC-20
文件页数： 12/19页
文件大小： 840K
代理商： ICS8745BM-21LFT
ICS8745B-21
1:1 DIFFERENTIAL-TO-LVDS ZERO DELAY CLOCK GENERATOR
IDT / ICS LVDS ZERO DELAY CLOCK GENERATOR
2
ICS8745BM-21REV. C APRIL 17, 2007
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
Number
Name
Type
Description
1
CLK
Input
Pulldown
Non-inverting differential clock input.
2CLK
Input
Pullup
Inverting differential clock input.
3
MR
Input
Pulldown
Active HIGH Master Reset. When logic HIGH, the internal dividers are reset
causing the true output Q to go low and the inverted output Q to go high. When
logic LOW, the internal dividers and the outputs are enabled.
LVCMOS / LVTTL interface levels.
4FBIN
Input
Pullup
Inverting differential feedback input to phase detector for regenerating clocks
with “Zero Delay.”
5
FBIN
Input
Pulldown
Non-inverted differential feedback input to phase detector for regenerating
clocks with “Zero Delay.”
6, 15,
19, 20
SEL2, SEL3,
SEL0 SEL1
Input
Pulldown
Determines output divider values in Table 3. LVCMOS / LVTTL interface levels.
7, 11
VDDO
Power
Output supply pins.
8, 9
QFB/QFB
Output
Differential feedback output pair. LVDS interface levels.
10, 14
GND
Power
Power supply ground.
12, 13
Q/Q
Output
Differential output pair. LVDS interface levels.
16
VDDA
Power
Analog supply pin.
17
PLL_SEL
Input
Pullup
PLL select. Selects between the PLL and reference clock as the input to the
dividers. When LOW, selects reference clock.
LVCMOS/LVTTL interface levels.
18
VDD
Power
Core supply pin.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4
pF
RPULLUP
Input Pullup Resistor
51
kΩ
RPULLDOWN Input Pulldown Resistor
51
kΩ
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PDF描述
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