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参数资料
型号： ICS874S02BMILFT
厂商： IDT, Integrated Device Technology Inc
文件页数： 13/16页
文件大小： 0K
描述： IC CLK GEN 1:1 DIFF ZD 20SOIC
标准包装： 1,000
系列： HiPerClockS™
类型： *
PLL： 带旁路
输入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
输出： LVDS
电路数： 1
比率 - 输入:输出： 1:1
差分 - 输入:输出： 是/是
频率 - 最大： 1GHz
除法器/乘法器： 是/是
电源电压： 3.135 V ~ 3.465 V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 20-SOIC（0.295"，7.50mm 宽）
供应商设备封装： 20-SOIC
包装： 带卷 (TR)
ICS874S02I
1:1 DIFFERENTIAL-TO-LVDS ZERO DELAY CLOCK GENERATOR
IDT / ICS LVDS CLOCK GENERATOR
6
ICS874S02BMI REV. AOCTOBER 16, 2008
Table 4C. Differential DC Characteristics, VDD = VDDO = 3.3V ± 5%, TA = -40°C to 85°C
NOTE 1: VIL should not be less than -0.3V.
NOTE 2: Common mode input voltage is defined as VIH.
Table 4D. LVDS DC Characteristics, VDD = VDDO = 3.3V ± 5%, TA = -40°C to 85°C
Table 5. Input Frequency Characteristics, VDD = VDDO = 3.3V ± 5%, TA = -40°C to 85°C
Table 6. AC Characteristics, VDD = VDDO = 3.3V ± 5%, TA = -40°C to 85°C
NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when device
is mounted in a test socket with maintained transverse airflow greater than 500 lfpm. Device will meet specifications after thermal
equilibrium has been reached under these conditions.
NOTE 1: Defined as the time difference between the input reference clock and the average feedback input signal, when the PLL is locked
and the input reference frequency is stable.
NOTE 2: This parameter is defined in accordance with JEDEC Standard 65.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
IIH
Input High Current
CLK, FB_IN
VDD = VIN = 3.465V
150
A
nCLK, nFB_IN
VDD = VIN = 3.465V
10
A
IIL
Input Low Current
CLK, FB_IN
VDD = 3.465V, VIN = 0V
-10
A
nCLK, nFB_IN
VDD = 3.465V, VIN = 0V
-150
A
VPP
Peak-to-Peak Input Voltage; NOTE 1
0.15
1.3
V
VCMR
Common Mode Input Voltage; NOTE 1, 2
GND + 0.5
VDD – 0.85
V
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
VOD
Differential Output Voltage
350
450
550
mV
V
OD
VOD Magnitude Change
50
mV
VOS
Offset Voltage
1.20
1.33
1.45
V
OS
VOS Magnitude Change
50
mV
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
FIN
Input Frequency
CLK/nCLK
PLL_SEL = 1
62.5
1000
MHz
PLL_SEL = 0
1000
MHz
Parameter
Symbol
Test Conditions
Minimum
Typical
Maximum
Units
fOUT
Output Frequency
62.5
1000
MHz
tsk()
Static Phase Offset; NOTE 1, 2
PLL_SEL = 1
-100
100
ps
tjit(cc)
Cycle-to-Cycle Jitter; NOTE 2
35
ps
tL
PLL Lock Time
1ms
tR / tF
Output Rise/Fall Time
20% to 80%
50
250
ps
odc
Output Duty Cycle
47
53
%
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