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参数资料
| 型号： | ICS889872AKLF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | DIFFERENTIAL-TO-LVDS BUFFER/DIVIDER W/INTERNAL TERMINATION |
| 中文描述： | 889872 SERIES, LOW SKEW CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC16 |
| 封装： | 3 X 3 MM, 0.95 MM HEIGHT, ROHS COMPLIANT, MO-220VEED-2/-4, VFQFN-16 |
| 文件页数： | 7/14页 |
| 文件大小： | 649K |
| 代理商： | ICS889872AKLF |
ICS889872
DIFFERENTIAL-TO-LVDS BUFFER/DIVIDER W/INTERNAL TERMINATION
PRELIMINARY
IDT / ICS
LVDS BUFFER/DIVIDER W/INTERNAL TERMINATION
7
ICS889872AK REV. A AUGUST 22, 2007
Parameter Measurement Information, continued
Single-Ended & Differential Input Voltage Swing
Output Rise/Fall Time
Application Information
Wiring the Differential Input to Accept Single Ended Levels
Figure 2
shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
DD
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio of
R1 and R2 might need to be adjusted to position the V_REF in the
center of the input voltage swing. For example, if the input clock
swing is only 2.5V and V
DD
= 3.3V, V_REF should be 1.25V and
R2/R1 = 0.609.
Figure 2. Single-Ended Signal Driving Differential Input
V
IN
, V
OUT
800mV
(typical)
V
DIFF_IN
, V
DIFF_OUT
1600mV
(typical)
Clock
Outputs
20%
80%
80%
20%
t
R
t
F
V
OD
Single Ended Clock Input
V
DD
IN
nIN
R1
1K
C1
0.1u
R2
1K
V_REF
相关PDF资料 |
PDF描述 |
|---|---|
| ICS889872AKLFT | DIFFERENTIAL-TO-LVDS BUFFER/DIVIDER W/INTERNAL TERMINATION |
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