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参数资料
| 型号： | ICS93776YF-T |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 93776 SERIES, PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封装： | 0.209 INCH, MO-150, SSOP-28 |
| 文件页数： | 4/8页 |
| 文件大小： | 82K |
| 代理商： | ICS93776YF-T |
4
ICS93776
0793A—03/08/05
Timing Requirements
TA = 0 - 70°C; Supply Voltage AVDD, VDD = 2.50V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Operating Clock Frequency
1
freqop
Input Voltage level: 0-2.50V
22
340
MHz
Input Clock Duty Cycle
1
dtin
40
50
60
%
Clock Stabilization
1
tSTAB
from VDD = 2.5V to 1% target frequency
100
s
1. Guaranteed by design, not 100% tested in production.
Switching Characteristics
TA = 0 - 70°C; Supply Voltage AVDD, VDD = 2.50V ± 0.20V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
66 MHz to 266 MHz
100
Phase Error
1
tpe
-150
150
ps
Output to output Skew
1
Tskew
100
ps
Duty Cycle (Sign Ended)
1,3
DC
66 MHz to 267 MHz
48
52
%
Rise Time, Fall Time
4
tR , tf
Load=120
/14pF
950
ps
Output Differential Pair
Crossing Voltage
1. Guaranteed by design, not 100% tested in production.
2. Refers to transistion on non-inverting period.
3. While the pulse skew is almost constant over frequency, the duty cycle error increases at higher frequencies.
This is due to the formular: duty_cycle=twH/tC, where the cycle time (tC)decreases as the frequency increases.
ps
tc-c
Cycle to cycle Jitter
1,2
1.32
V
VOC
VDD=2.50V
1.23
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PDF描述 |
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