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参数资料
| 型号： | ICS950806YGT |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 200 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56 |
| 封装： | 6.10 MM, 0.50 MM PITCH, MO-153, TSSOP-56 |
| 文件页数： | 16/22页 |
| 文件大小： | 153K |
| 代理商： | ICS950806YGT |
3
ICS950806
0650A—07/30/03
Pin Configuration
Power Groups
(Analog)
VDDA = PLL1
VDD48 = 48MHz, PLL
VDDREF = VDD for Xtal, POR
(Digital)
VDDPCI
VDD3V66
VDDCPU
PIN # PIN NAME
PIN TYPE
DESCRIPTIO N
1
VDDREF
PWR
Ref, XTAL power s upply , nominal 3.3V
2
X1
IN
Cry s tal input, Nominally 14.318MHz.
3
X2
O UT
Cry s tal output, Nominally 14.318MHz
4
G ND
PWR
G round pin.
5
PCICLK_F0
O UT
Free running PCI c loc k not affec ted by PCI_STO P# .
6
PCICLK_F1
O UT
Free running PCI c loc k not affec ted by PCI_STO P# .
7
PCICLK_F2
O UT
Free running PCI c loc k not affec ted by PCI_STO P# .
8
VDDPCI
PWR
Power supply for PCI clocks, nominal 3.3V
9
G ND
PWR
G round pin.
10
PCICLK0
O UT
PCI c lock output.
11
**E_PCICLK1/PCICLK1
I/O
Early /Normal PCI c loc k output latc hed at power up.
12
PCICLK2
O UT
PCI c lock output.
13
**E_PCICLK3/PCICLK3
I/O
Early /Normal PCI c loc k output latc hed at power up.
14
VDDPCI
PWR
Power supply for PCI clocks, nominal 3.3V
15
G ND
PWR
G round pin.
16
PCICLK4
O UT
PCI c lock output.
17
PCICLK5
O UT
PCI c lock output.
18
PCICLK6
O UT
PCI c lock output.
19
VDD3V66
PWR
Power pin for the 3V66 cloc ks .
20
G ND
PWR
G round pin.
21
66MHZ_O UT0/3V66_2
O UT
3.3V 66.66MHz c loc k output s elec ted v ia buffered or internal VCO .
22
66MHZ_O UT1/3V66_3
O UT
3.3V 66.66MHz c loc k output s elec ted v ia buffered or internal VCO .
23
66MHZ_O UT2/3V66_4
O UT
3.3V 66.66MHz c loc k output s elec ted v ia buffered or internal VCO .
24
66MHZ_IN/3V66_5
I/O
3.3V 66.66MHz c loc k from internal VCO , 66MHZ input to 66MHz output and
PCI.
25
*PD#
IN
As y nchronous ac tiv e low input pin us ed to power down the devic e into a low
power s tate. The internal cloc ks are dis abled and the VCO and the c ry s tal
are s topped. The latenc y of the power down will not be greater than 1.8ms .
26
VDDA
PWR
3.3V power for the PLL c ore.
27
G ND
PWR
G round pin.
28
Vtt_PWRG D#
IN
This 3.3V LVTTL input is a lev el s ens itive s trobe us ed to determine when
latc h inputs are v alid and are ready to be s ampled. This is an ac tive low
input.
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PDF描述 |
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