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参数资料
| 型号： | ICS951703YGLF-T |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 100 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56 |
| 封装： | 6.10 MM, 0.50 MM PITCH, TSSOP-56 |
| 文件页数： | 14/17页 |
| 文件大小： | 160K |
| 代理商： | ICS951703YGLF-T |
6
ICS951703
Absolute Maximum Ratings
Core Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . 4.6 V
I/O Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . 3.6V
Logic Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . GND –0.5 V to VDD +0.5 V
Ambient Operating Temperature . . . . . . . . . . . . . 0°C to +70°C
Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . –65°C to +150°C
Case Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . 115°C
Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. These ratings are
stress specifications only and functional operation of the device at these or any other conditions above those listed in the
operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended
periods may affect product reliability.
Group Timing Relationship Table
1
p
u
o
r
Gz
H
M
0
1
U
P
C
z
H
M
0
1
M
A
R
D
S
t
e
s
f
Oe
c
n
a
r
e
l
o
T
M
A
R
D
S
o
t
U
P
Cs
n
0
.
0s
p
0
5
3
6
V
3
o
t
U
P
Cs
n
4
-
1
I
C
P
o
t
6
V
3s
n
0
.
0s
p
0
5
I
C
P
o
t
U
P
Cs
n
4
-
1
Electrical Characteristics - Input/Supply/Common Output Parameters
TA = 0 - 70C; Supply Voltage VDD = 3.3 V +/-5%, VDDL = 2.5 V +/-5%(unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Input High Voltage
VIH
2VDD+0.3
V
Input Low Voltage
VIL
VSS-0.3
0.8
V
Input High Current
IIH
VIN = VDD
-5
5
A
IIL1
VIN = 0 V; Inputs with no pull-up resistors
-5
A
IIL2
VIN = 0 V; Inputs with pull-up resistors
-200
A
Operating Supply
Current for 3.3V
IDD3.3OP
CPU=SD=100MHz
230
250
mA
Power down Current
for 3.3V
IDD3.3PD
0.085
1
mA
Operating Supply
Current for 2.5V
IDD2.5OP
CPU=SD=100MHz
32
50
mA
Power down Current
for 2.5V
IDD2.5PD
110
A
Input Frequency
Fi
VDD = 3.3 V
14.318
MHz
Pin Inductance
Lpin
7nH
CIN
Logic Inputs
5
pF
COUT
Output pin capacitance
6
pF
CINX
X1 & X2 pins
27
45
pF
Transition time
1
Ttrans
To 1st crossing of target frequency
3
ms
Settling time
1
Ts
From 1st crossing to 1% target frequency
3
ms
Clk Stabilization
1
TSTAB
From VDD = 3.3 V to 1% target frequency
3
ms
tPZH,tPZL
Output enable delay (all outputs)
1
10
ns
tPHZ,tPLZ
Output disable delay (all outputs)
1
10
ns
1Guaranteed by design, not 100% tested in production.
Input Low Current
Delay
1
Input Capacitance
1
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