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参数资料
型号： ICS952011YFT
英文描述： Programmable Timing Control Hub for P4 processor
中文描述： 可编程定时控制中心的P4处理器
文件页数： 10/25页
文件大小： 183K
代理商： ICS952011YFT
10
Integrated
Circuit
Systems, Inc.
ICS952011
0721A—07/29/03
I
2
C Table: Function Control Register
Control
Function
PD# Enable
Bit 7
PDEN
RW
Disable
Enable
1
Bit 6
AZCLKFS
Async Zclk Freq Select in
N-programming (Mode
01, see table 3)
RW
66.6MHz
133.3MHz
1
Bit 5
Bit 4
WDS_EN
PCICLK6
WD Soft Enable
Output Control
Async Zclk Freq Select
(Mode 10 & 11, see table
3)
Reserved
RW
RW
Disable
Disable
Enable
Enable
1
1
Bit 3
AZCLKFS
RW
66MHz
132MHz
1
Bit 2
Reserved
RW
-
1
Bit 1
AEN1
RW
0
Bit 0
AEN0
RW
0
-
-
Zclk/Agp/Pci Freq
Source Select Control
See Table 3 : ZCLK, AGP &
PCI Frequency Source
Decode Table
-
-
-
-
1
PWD
-
-
Name
Pin #
Byte 0
Type
0
Table 3: ZCLK Frequency Source Decode Table
Byte0 Bit1
Byte0 Bit0
0
0
0
1
1
0
1
1
ZCLK & AGP & PCI
See Table 1, QuadRom Frequency Table
N-Programming for ZCLK/AGP/PCI
See Table 1 for AGP/PCI, B0b3 for ZCLK freq
N-Prog for AGP/PCI, B0b3 for ZCLK freq
I
2
C Table: Async N-Programming Frequency Select Register
Control
Function
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
N PLL3 Div7
N PLL3 Div6
N PLL3 Div5
N PLL3 Div4
N PLL3 Div3
N PLL3 Div2
N PLL3 Div1
N PLL3 Div0
RW
RW
RW
RW
RW
RW
RW
RW
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
0
1
0
0
0
1
1
1
I
2
C Table: Reserved Register
Control
Function
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
RW
RW
RW
RW
RW
RW
RW
RW
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
1
1
1
1
1
1
1
1
-
Name
-
-
Byte 1
Type
1
PWD
0
PWD
0
-
-
-
-
Name
Type
The decimal
representation of N PLL2
Div (7:0) + 8 is equal to
VCO divider value for
PLL2. Default at power
up = 66.67MHz
1
Pin #
-
-
-
-
-
Byte 2
-
Pin #
-
-
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PDF描述
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ICS952301 制造商:ICS 制造商全称:ICS 功能描述:Frequency Timing Generator for Transmeta Systems
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