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参数资料
型号： ICS95V157YGLF
厂商： INTEGRATED DEVICE TECHNOLOGY INC
元件分类： 时钟及定时
英文描述： PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
封装： 6.10 MM, TSSOP-48
文件页数： 5/9页
文件大小： 349K
代理商： ICS95V157YGLF
5
ICS95V157
Advance Information
0501—08/22/02
Notes:
1.
Refers to transition on noninverting output in PLL bypass mode.
2.
While the pulse skew is almost constant over frequency, the duty cycle error
increases at higher frequencies. This is due to the formula: duty cycle=twH/tc, were
the cycle (tc) decreases as the frequency goes up.
3.
Switching characteristics guaranteed for application frequency range.
4.
Static phase offset shifted by design.
Timing Requirements
TA = 0 - 85°C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
MAX
UNITS
Max clock frequency
freqop
2.5V+0.2V @ 25°C
33
233
MHz
Application Frequency
Range
freqApp
2.5V+0.2V @ 25°C
95
170
MHz
Input clock duty cycle
dtin
40
60
%
CLK stabilization
TSTAB
from VDD = 3.3V to 1%
target freq.
100
s
Switching Characteristics
PARAMETER
SYMBOL
CONDITION
MIN
TYP
MAX
UNITS
Low-to high level
propagation delay time
tPLH
1
CLK_IN to any output
TBD
ns
High-to low level propagation
delay time
tPLL
1
CLK_IN to any output
TBD
ns
Output enable time
tEN
PD# to any output
TBD
ns
Output disable time
tdis
PD# to any output
TBD
ns
Period jitter
Tjit (per)
100/125/133/167/200MHz
-50
50
ps
Half-period jitter
t(jit_hper)
100/133/167/200MHz
-80
50
Input clock slew rate
t(sir_I)
1
4
V/ns
Output clock slew rate
t(sl_o)
1
4
V/ns
Cycle to Cycle Jitter
1
Tcyc-Tcyc
100/125/133/167/200MHz
60
ps
Phase error
t(phase error)
4
TBD
ps
Output to Output Skew
Tskew
40
ps
Pulse skew
Tskewp
TBD
ps
Duty cycle
DC
2
100MHz to 200MHz
49.5
50.5
%
Rise Time, Fall Time
tr, tf
Load = 120W/16pF
650
800
950
ps
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PDF描述
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