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参数资料
| 型号： | ICS97ULP877AHT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/14页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DRIVER 1.8V LP 52-BGA |
| 产品变化通告： | Product Discontinuation 09/Dec/2011 |
| 标准包装： | 2,500 |
| 类型： | 时钟缓冲器/驱动器，零延迟缓冲器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 存储器，DDR2 |
| 输入： | 时钟 |
| 输出： | SSTL-18 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 410MHz |
| 电源电压： | 1.7 V ~ 1.9 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 52-VFBGA |
| 供应商设备封装： | 52-CABGA（4.5x7.0） |
| 包装： | 带卷 (TR) |
| 其它名称： | 97ULP877AHT |
7
ICS97ULP877A
0981C—04/05/05
Notes:
1.
Switching characteristics guaranteed for application frequency range.
2.
Static phase offset shifted by design.
Switching Characteristics
1
TA = 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITION
(MHz)
MIN
TYP
MAX
UNITS
Output enable time
ten
OE to any output
4.73
8
ns
Output disable time
tdis
OE to any output
5.82
8
ns
160 to 270
-40
40
ps
271 to 410
-30
30
ps
160 to 270
-60
60
ps
271 to 410
-50
50
ps
Input Clock
1
2.5
4
v/ns
Output Enable (OE), (OS)
0.5
v/ns
Output clock slew rate
SLr1(o)
1.5
2.5
3
v/ns
tjit(cc+)
040
ps
tjit(cc-)
0-40
ps
160 to 270
-50
50
ps
271 to 410
-20
20
ps
Static Phase Offset
tSPO
2
271 to 410
-50
0
50
ps
t jit (per) + t ()dyn + t skew(o)
∑(su)
80
ps
t()dyn + tskew(o)
∑
t (h)
60
ps
160 to 270
40
ps
271 to 410
30
ps
SSC modulation frequency
30.00
33
kHz
SSC clock input frequency
deviation
0.00
-0.50
%
PLL Loop bandwidth (-3 dB
from unity gain)
2.0
MHz
t()dyn
Half-period jitter
tjit(hper)
Output to Output Skew
tskew
160 to 410
Period jitter
tjit (per)
Input slew rate
SLr1(i)
160 to 410
Cycle-to-cycle period jitter
Dynamic Phase Offset
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PDF描述 |
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参数描述 |
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