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参数资料
| 型号： | ICS9EX21831AKLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 12/17页 |
| 文件大小： | 0K |
| 描述： | IC FANOUT/BUFFER DIFF 72VFQFN |
| 标准包装： | 168 |
| 系列： | PCI Express® (PCIe) |
| 类型： | 扇出缓冲器（分配），多路复用器 |
| PLL： | 是 |
| 主要目的： | PCI Express（PCIe） |
| 输入： | 时钟 |
| 输出： | HCSL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:18 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 167MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 72-VFQFN 裸露焊盘 |
| 供应商设备封装： | 72-VFQFPN（10x10） |
| 包装： | 托盘 |
IDT
Eighteen Output Differential Buffer w/2 input mux for PCIe Gen1/2/3
1678D—03/23/12
9EX21831
Eighteen Output Differential Buffer w/2 input mux for PCIe Gen1/2/3
4
Pin Description (Continued)
37
DIF_0
OUT
0.7V differential true clock output
38
DIF_0#
OUT
0.7V differential complement clock output
39
DIF_1
OUT
0.7V differential true clock output
40
DIF_1#
OUT
0.7V differential complement clock output
41
DIF_2
OUT
0.7V differential true clock output
42
DIF_2#
OUT
0.7V differential complement clock output
43
VDD
PWR
Power supply, nominal 3.3V
44
GND
PWR
Ground pin.
45
DIF_3
OUT
0.7V differential true clock output
46
DIF_3#
OUT
0.7V differential complement clock output
47
DIF_4
OUT
0.7V differential true clock output
48
DIF_4#
OUT
0.7V differential complement clock output
49
OE5#
IN
Active low input for enabling DIF pair 5.
1 = tri-state outputs, 0 = enable outputs
50
DIF_5
OUT
0.7V differential true clock output
51
DIF_5#
OUT
0.7V differential complement clock output
52
OE6#
IN
Active low input for enabling DIF pair 6.
1 = tri-state outputs, 0 = enable outputs
53
DIF_6
OUT
0.7V differential true clock output
54
DIF_6#
OUT
0.7V differential complement clock output
55
VDD
PWR
Power supply, nominal 3.3V
56
OE7#
IN
Active low input for enabling DIF pair 7.
1 = tri-state outputs, 0 = enable outputs
57
DIF_7
OUT
0.7V differential true clock output
58
DIF_7#
OUT
0.7V differential complement clock output
59
OE8#
IN
Active low input for enabling DIF pair 8.
1 = tri-state outputs, 0 = enable outputs
60
DIF_8
OUT
0.7V differential true clock output
61
DIF_8#
OUT
0.7V differential complement clock output
62
VDD
PWR
Power supply, nominal 3.3V
63
HIBW_BYPM_LOBW#
IN
Trilevel input to select High BW, Bypass Mode or Low BW.
0 = Low BW Mode, Mid= Bypass Mode, 1 = High Bandwidth
64
SMBCLK
IN
Clock pin of SMBUS circuitry, 5V tolerant
65
SMBDAT
I/O
Data pin of SMBUS circuitry, 5V tolerant
66
SMB_A1
IN
SMBus address bit 1
67
SMB_A0
IN
SMBus address bit 0 (LSB)
68
SEL_A_B#
IN
Input to select differential input clock A or differential input clock B.
0 = Input B selected, 1 = Input A selected.
69
CKPWRGD/PD#
IN
Notifies the clock to sample latched inputs on the rising edge, and to power down on the falling
edge.
70
DIF_9
OUT
0.7V differential true clock output
71
DIF_9#
OUT
0.7V differential complement clock output
72
OE9#
IN
Active low input for enabling DIF pair 9.
1 = tri-state outputs, 0 = enable outputs
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