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参数资料
| 型号： | ID83C154DTXXX-30D |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CDIP40 |
| 文件页数： | 99/344页 |
| 文件大小： | 4745K |
| 代理商： | ID83C154DTXXX-30D |
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188
AT90PWM216/316 [DATASHEET]
7710H–AVR–07/2013
starts looking for the next high to low-transition. If however, a valid start bit is detected, the clock recovery logic is
synchronized and the data recovery can begin. The synchronization process is repeated for each start bit.
17.8.2
Asynchronous Data Recovery
When the receiver clock is synchronized to the start bit, the data recovery can begin. The data recovery unit uses a
state machine that has 16 states for each bit in Normal mode and eight states for each bit in Double Speed mode.
Figure 17-7 shows the sampling of the data bits and the parity bit. Each of the samples is given a number that is
equal to the state of the recovery unit.
Figure 17-7. Sampling of Data and Parity Bit
The decision of the logic level of the received bit is taken by doing a majority voting of the logic value to the three
samples in the center of the received bit. The center samples are emphasized on the figure by having the sample
number inside boxes. The majority voting process is done as follows: If two or all three samples have high levels,
the received bit is registered to be a logic 1. If two or all three samples have low levels, the received bit is regis-
tered to be a logic 0. This majority voting process acts as a low pass filter for the incoming signal on the RxD pin.
The recovery process is then repeated until a complete frame is received. Including the first stop bit. Note that the
Receiver only uses the first stop bit of a frame.
Figure 17-8 shows the sampling of the stop bit and the earliest possible beginning of the start bit of the next frame.
Figure 17-8. Stop Bit Sampling and Next Start Bit Sampling
The same majority voting is done to the stop bit as done for the other bits in the frame. If the stop bit is registered to
have a logic 0 value, the Frame Error (FE) flag will be set.
A new high to low transition indicating the start bit of a new frame can come right after the last of the bits used for
majority voting. For Normal Speed mode, the first low level sample can be at point marked (A) in Figure 17-8. For
Double Speed mode the first low level must be delayed to (B). (C) marks a stop bit of full length. The early start bit
detection influences the operational range of the Receiver.
17.8.3
Asynchronous Operational Range
The operational range of the Receiver is dependent on the mismatch between the received bit rate and the inter-
nally generated baud rate. If the Transmitter is sending frames at too fast or too slow bit rates, or the internally
generated baud rate of the Receiver does not have a similar (see Table 17-2) base frequency, the Receiver will not
be able to synchronize the frames to the start bit.
12
34
56
7
8
9
10
11
12
13
14
15
16
1
BIT x
123
4
5
678
1
RxDn
Sample
(U2Xn = 0)
Sample
(U2Xn = 1)
12
34
56
7
8
9
10
0/1
STOP 1
123
4
5
6
0/1
RxDn
Sample
(U2Xn = 0)
Sample
(U2Xn = 1)
(A)
(B)
(C)
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