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参数资料
| 型号： | IDT5T2010NLI |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 2.5V ZERO DELAY PLL CLOCK DRIVER TERACLOCK |
| 中文描述： | 5T SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC68 |
| 封装： | PLASTIC, VFQFN-68 |
| 文件页数： | 6/23页 |
| 文件大小： | 157K |
| 代理商： | IDT5T2010NLI |
6
INDUSTRIAL TEMPERATURE RANGE
IDT5T2010
2.5V ZERO DELAY PLL CLOCK DRIVER TERACLOCK
EX TERNAL DIFFERENTIAL FEEDBACK
By providing a dedicated external differential feedback, the IDT5T2010
gives users flexibility with regard to divide selection. The FB and
FB
/
V
REF2
signals are compared with the input REF
[1:0]
and
REF
[1:0]
/V
REF[1:0]
signals at the phase detector in order to drive the VCO. Phase differ-
ences cause the VCO of the PLL to adjust upwards or downwards
accordingly.
An internal loop filter moderates the response of the VCO to the
phase detector. The loop filter transfer function has been chosen to
provide mnimal jitter (or frequency variation) while still providing accu-
rate responses to input frequency changes.
DIV IDE SELECTION TABLE
DS [
1:0
]
LL
LM
LH
ML
MM
MH
HL
HM
HH
Divide-by-n
2
3
4
5
1
6
8
10
12
Permitted Output Divide-by-n connected to FB and
FB
/V
REF2(1)
1, 2
1
1, 2
1, 2
1, 2, 4
1, 2
1
1
1
NOTE:
1. Permssible output division ratios connected to FB and
FB
/V
REF
2
. The frequencies of the REF
[1:0]
and
REF
[1:0]
/V
REF
[1:0]
inputs will be F
NOM
/N when the parts are configured for
frequency multiplication by using an undivided output for FB and
FB
/V
REF
2
and setting DS[
1:0
] to N (N = 1-6, 8, 10, 12).
CONTROL SUMMARY TABLE FOR ALL
OUTPUTS
nF
2
/FBF
2
nF
1
/FBF
1
L
L
L
H
H
L
H
H
Output Skew
Divide by 2
Zero Delay
Inverted
Divide by 4
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PDF描述 |
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