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参数资料
| 型号： | IDT5T907PAGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/19页 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF 1:10 250MHZ 48-TSSOP |
| 标准包装： | 39 |
| 系列： | TeraBuffer™ |
| 类型： | 扇出缓冲器（分配） |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 是/无 |
| 输入： | eHSTL，HSTL，LVPECL，LVTTL |
| 输出： | eHSTL，HSTL，LVTTL |
| 频率 - 最大： | 250MHz |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TFSOP（0.240"，6.10mm 宽） |
| 供应商设备封装： | 48-TSSOP |
| 包装： | 管件 |
| 其它名称： | 5T907PAGI |
INDUSTRIALTEMPERATURERANGE
IDT5T907
2.5VSINGLEDATARATE1:10CLOCKBUFFERTERABUFFER
1
MAY 2013
IDT5T907
NRND
INDUSTRIAL TEMPERATURE RANGE
2.5V SINGLE DATA RATE
1:10 CLOCK BUFFER
TERABUFFER
DESCRIPTION:
TheIDT5T9072.5Vsingledatarate(SDR)clockbufferisauser-selectable
single-ended or differential input to ten single-ended outputs buffer built on
advancedmetalCMOStechnology. TheSDRclockbufferfanoutfromasingle
or differential input to ten single-ended outputs reduces the loading on the
preceding driver and provides an efficient clock distribution network. The
IDT5T907canactasatranslatorfromadifferentialHSTL,eHSTL,1.8V/2.5V
LVTTL,LVEPECL,orsingle-ended1.8V/2.5VLVTTLinputtoHSTL,eHSTL,
1.8V/2.5V LVTTL outputs. Selectable interface is controlled by 3-level input
signals that may be hard-wired to appropriate high-mid-low levels.
TheIDT5T907hastwooutputbanksthatcanbeasynchronouslyenabled/
disabled. Multiple power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2013 Integrated Device Technology, Inc.
DSC-5899/23
FEATURES:
Guaranteed Low Skew < 125ps (max)
Very low duty cycle distortion
High speed propagation delay < 2.5ns. (max)
Up to 250MHz operation
Very low CMOS power levels
1.5V VDDQ for HSTL interface
Hot insertable and over-voltage tolerant inputs
3-level inputs for selectable interface
Selectable HSTL, eHSTL, 1.8V / 2.5V LVTTL, or LVEPECL input
interface
Selectable differential or single-ended inputs and ten single-
ended outputs
2.5V VDD
Available in TSSOP package
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FUNCTIONAL BLOCK DIAGRAM
APPLICATIONS:
Clock and signal distribution
TxS
GL
G1
RxS
A
A/VREF
G2
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
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相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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