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参数资料
| 型号： | IDT5T93GL161PFGI8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 5T SERIES, LOW SKEW CLOCK DRIVER, 16 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP64 |
| 封装： | GREEN, TQFP-64 |
| 文件页数： | 3/14页 |
| 文件大小： | 153K |
| 代理商： | IDT5T93GL161PFGI8 |
INDUSTRIALTEMPERATURERANGE
IDT5T93GL161
2.5VLVDS1:16GLITCHLESSCLOCKBUFFERTERABUFFERII
11
Selection of Input While Protecting Against When Opposite Clock Dies
NOTES:
1. If the user holds FSEL HIGH, the output will not be affected by the deselected input clock.
2. The output will immediately be driven to LOW once FSEL is asserted. This may cause glitching on the output. The output will restart with the input clock selected by the SEL
pin.
3. If the user decides to switch input clocks, the user must de-assert FSEL, then assert FSEL after toggling the SEL input pin. The output will be driven LOW and will restart with
the input clock selected by the SEL pin.
A2 -A2
A1 -A1
FSEL
VTHI
VIH
VIL
+VDIF
VDIF=0
-VDIF
VTHI
VIH
VIL
+VDIF
VDIF=0
-VDIF
+VDIF
VDIF=0
-VDIF
Qn - Qn
SEL
Power Down Timing
NOTES:
1. It is recommended that outputs be disabled before entering power-down mode. It is also recommended that the outputs remain disabled until the device completes power-up after
asserting PD.
2. The POWER DOWN TIMING diagram assumes that GL is HIGH.
3. It should be noted that during power-down mode, the outputs are both pulled to VDD. In the POWER DOWN TIMING diagram this is shown when Qn - Qn goes to VDIF = 0.
Gx
Qn - Qn
+VDIF
VDIF=0
-VDIF
+VDIF
VDIF=0
-VDIF
+VDIF
VDIF=0
-VDIF
PD
A1 -A1
A2 -A2
VTHI
VIH
VIL
VTHI
VIH
VIL
相关PDF资料 |
PDF描述 |
|---|---|
| IDT5T93GL161PFGI | 5T SERIES, LOW SKEW CLOCK DRIVER, 16 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP64 |
| IDT5T93GL16NLGI | 5T SERIES, LOW SKEW CLOCK DRIVER, 16 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC52 |
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| IDT5T940-10NLGI | 5T SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC28 |
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相关代理商/技术参数 |
参数描述 |
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