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参数资料
| 型号： | IDT7037 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | Low-Noise JFET-Input Operational Amplifier 8-SOIC 0 to 70 |
| 中文描述： | 高速32K的× 18 DUAL-PORT静态RAM |
| 文件页数： | 6/17页 |
| 文件大小： | 150K |
| 代理商： | IDT7037 |
6
IDT7037L
High-Speed 32K x 18 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
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:;/2
'#
NOTES:
1. Timng depends on which signal is asserted last,
OE
,
CE
,
LB
or
UB
.
2. Timng depends on which signal is de-asserted first
CE
,
OE
,
LB
or
UB
.
3. t
BDD
delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations
BUSY
has no relation to valid output data.
4. Start of valid data depends on which timng becomes effective last t
AOE
, t
ACE
, t
AA
or t
BDD
.
5.
SEM
= V
IH
.
6. Refer to Chip Enable Truth Table.
$/
Input Pulse Levels
Figure 2. Output Test Load
(for t
LZ
, t
HZ
, t
WZ
, t
OW
)
*Including scope and jig.
Figure 1. AC Output Test Load
4838 drw 04
893
30pF
347
5V
DATA
OUT
BUSY
INT
893
5pF*
347
5V
DATA
OUT
4838 drw 03
.
t
RC
R/
W
CE
ADDR
t
AA
t
ACE
OE
UB
,
LB
4838 drw 05
(4)
(4)
t
AOE
(4)
t
ABE
(4)
(1)
t
LZ
t
OH
(2)
t
HZ
(3,4)
t
BDD
DATA
OUT
BUSY
OUT
VALID DATA
(4)
(6)
CE
4838 drw 06
t
PU
I
CC
I
SB
t
PD
(6)
50%
50%
.
Input Rise/Fall Times
Input Timng Reference Levels
Output Reference Levels
Output Load
GND to 3.0V
3ns Max.
1.5V
1.5V
Figures 1 and 2
4838 tbl 11
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PDF描述 |
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