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参数资料
| 型号： | IDT7054L25GB |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | SRAM |
| 英文描述： | HIGH-SPEED 4K x 8 FourPort STATIC RAM |
| 中文描述： | 4K X 8 FOUR-PORT SRAM, 25 ns, CPGA108 |
| 封装： | CERAMIC, PGA-108 |
| 文件页数： | 9/11页 |
| 文件大小： | 99K |
| 代理商： | IDT7054L25GB |
6.42
IDT7054S/L
High-Speed 4K x 8 FourPort Static RAM
Military, Industrial and Commercial Temperature Ranges
7
Timing Waveform of Read Cycle No. 2, Any Port(1, 2)
NOTES:
1. R/
W = VIH for Read Cycles.
2. Addresses valid prior to or coincident with
CE transition LOW.
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage(3)
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization but is not production tested.
3. 'X' in part number indicates power rating (S or L).
7054X20
Com'l Only
7054X25
Com'l, Ind
& Military
7054X35
Com'l &
Military
Symbol
Parameter
Min.Max.
Min.Max.Min.
Max.
Unit
READ CYCLE
tRC
Read Cycle Time
20
____
25
____
35
____
ns
tAA
Address Access Time
____
20
____
25
____
35
ns
tACE
Chip Enable Access Time
____
20
____
25
____
35
ns
tAOE
Output Enable Access Time
____
10
____
15
____
25
ns
tOH
Output Hold from Address Change
0
____
0
____
0
____
ns
tLZ
Output Low-Z Time
(1,2)
5
____
5
____
5
____
ns
tHZ
Output High-Z Time(1,2)
____
12
____
15
____
15
ns
tPU
Chip Enab le to Power Up Time (2)
0
____
0
____
0
____
ns
tPD
Chip Disable to Power Down Time
(2)
____
20
____
25
____
35
ns
3241 tbl 09
3241 drw 06
tAOE
tLZ
tHZ
DATAOUT
CE
tACE
VALID DATA
OE
CURRENT
ICC
ISB
tPU
50%
tLZ
tPD
50%
tHZ
相关PDF资料 |
PDF描述 |
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参数描述 |
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