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参数资料
| 型号： | IDT709289L9PFI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 7/15页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1MBIT 9NS 100TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 1M (64K x 16) |
| 速度： | 9ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 709289L9PFI |
IDT709289L
High-Speed 64K x 16 Synchronous Pipelined Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (3) (V CC = 5V ± 10%, TA = 0°C to +70°C)
709289L7
Com'l Only
709289L9
Com'l
& Ind
709289L12
Com'l Only
Symbol
t CYC1
Clock Cycle Time (Flow-Through) (2)
Parameter
Min.
22
Max.
____
Min.
25
Max.
____
Min.
30
Max.
____
Unit
ns
t CYC2
Clock Cycle Time (Pipelined)
(2)
12
____
15
____
20
____
ns
Clock Low Time (Flow-Through)
t CH1
t CL1
Clock High Time (Flow-Through) (2)
(2)
7.5
7.5
____
____
12
12
____
____
12
12
____
____
ns
ns
t CH2
Clock High Time (Pipelined)
(2)
5
____
6
____
8
____
ns
Output Enable to Output Low-Z
Clock to Data Valid (Flow-Through)
Clock High to Output High-Z
t CL2
t R
t F
t SA
t HA
t SC
t HC
t SB
t HB
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRST
t HRST
t OE
t OLZ
t OHZ
t CD1
t CD2
t DC
t CKHZ
t CKLZ
Clock Low Time (Pipelined) (2)
Clock Rise Time
Clock Fall Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
Byte Enable Setup Time
Byte Enable Hold Time
R/ W Setup Time
R/ W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
CNTRST Setup Time
CNTRST Hold Time
Output Enable to Data Valid
(1)
Output Enable to Output High-Z (1)
Clock to Data Valid (Pipelined) (2)
Data Output Hold After Clock High
(1)
Clock High to Output Low-Z (1)
(2)
5
____
____
4
0
4
0
4
0
4
0
4
0
4
0
4
0
4
0
____
2
1
____
____
2
2
2
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
9
____
7
18
7.5
____
9
____
6
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
____
____
2
2
2
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
12
____
7
20
9
____
9
____
8
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
____
____
2
2
2
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
12
____
7
25
12
____
9
____
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Port-to-Port Delay
t CWDD
t CCS
Write Port Clock High to Read Data Delay
Clock-to-Clock Setup Time
____
____
28
10
____
____
35
15
____
____
40
15
ns
ns
NOTES:
4842 tbl 11
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed by device characteriza-
tion, but is not production tested.
2. The Pipelined output parameters (t CYC2 , t CD2 ) to either the Left or Right ports when FT /PIPE = V IH . Flow-Through parameters (t CYC1 , t CD1 ) apply when FT /PIPE = V IL for
that port .
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ), FT /PIPE R and FT /PIPE L.
.
7
6.42
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