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参数资料
| 型号： | IDT70T3519S133BCI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 16/28页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 133MHZ 256BGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 9M（256K x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70T3519S133BCI8 |
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IDT70T3519/99/89S
High-Speed 2.5V 256/128/64K x 36 Dual-Port Synchronous Static RAM
Industrial and Commercial Temperature Ranges
Timing Waveform of Pipelined Read-to-Write-to-Read
( OE = V IL ) (2) t CYC2
t CH2 t CL2
CLK
CE 0
CE 1
t SC
t SB
t HC
t HB
BE n
t SW t HW
R/ W
t SW t HW
(3)
ADDRESS
An
An +1
An + 2
An + 2
An + 3
An + 4
DATA IN
t SA
t HA
t SD t HD
Dn + 2
DATA OUT
(1)
t CD2
Qn
t CKHZ
t CKLZ
t CD2
Qn + 3
READ
NOP
(4)
WRITE
READ
NOTES:
5666 drw 11
1. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
2. CE 0 , BE n , and ADS = V IL ; CE 1 , CNTEN , and REPEAT = V IH . "NOP" is "No Operation".
3. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
4. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.
Timing Waveform of Pipelined Read-to-Write-to-Read ( OE Controlled) (2)
t CYC2
CLK
CE 0
t CH2
t CL2
CE 1
t SC
t SB
t HC
t HB
BE n
t SW t HW
R/ W
t SW t HW
(3)
ADDRESS
An
An +1
An + 2
An + 3
An + 4
An + 5
t SA
t HA
t SD
t HD
DATA IN
(1)
t CD2
Dn + 2
Dn + 3
t CKLZ
t CD2
DATA OUT
Qn
(4)
Qn + 4
t OHZ
OE
NOTES:
READ
WRITE
READ
5666 drw 12
1. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
2. CE 0 , BE n , and ADS = V IL ; CE 1 , CNTEN , and REPEAT = V IH .
3. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers are for reference
use only.
4. This timing does not meet requirements for fastest speed grade. This waveform indicates how logically it could be done if timing so allows.
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6.42
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