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参数资料
| 型号： | IDT70T3799MS166BBGI |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | HIGH-SPEED 2.5V 256/128K x 72 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
| 中文描述： | 高速与3.3V 2.5V的256/128K × 72 SYNCHRONOU S双，端口静态RAM或2.5V的接口 |
| 文件页数： | 11/25页 |
| 文件大小： | 316K |
| 代理商： | IDT70T3799MS166BBGI |
6.42
IDT70T3719/99M
High-Speed 2.5V 256/128K x 72 Dual-Port Synchronous Static RAM Industrial and Commercial Temperature Ranges
Advanced
An
An + 1
An + 2
An + 3
t
CYC2
t
CH2
t
CL2
R/
W
ADDRESS
CE
0
CLK
CE
1
BE
n
(3)
DATA
OUT
OE
t
CD2
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
5687 drw 05
(1)
(1)
t
SC
t
HC
t
SB
t
HB
t
SW
t
SA
t
HW
t
HA
t
DC
t
SC
t
HC
t
SB
(5)
t
HB
(4)
(1 Latency)
(5)
,
T iming Waveform of Read Cycle for Pipelined Operation
(
FT
/PIPE
'X '
= V
IH
)
(1,2)
NOTES:
1.
OE
is asynchronously controlled; all other inputs depicted in the above waveforms are synchronous to the rising clock edge.
2.
ADS
= V
IL
,
CNTEN
and
REPEAT
= V
IH
.
3. The output is disabled (High-Impedance state) by
CE
0
= V
IH
, CE
1
= V
IL
,
BE
n
= V
IH
following the next rising edge of the clock. Refer to
Truth Table 1.
4. Addresses do not have to be accessed sequentially since
ADS
= V
IL
constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
5. If
BE
n
was HIGH, then the appropriate Byte of DATA
OUT
for Qn + 2 would be disabled (High-Impedance state).
6. "x" denotes Left or Right port. The diagramis with respect to that port.
T iming Waveform of Read Cycle for Flow-through Output
(
FT
/PIPE
"X "
= V
IL
)
(1,2,6)
t
CYC1
An
An + 1
An + 2
An + 3
t
CH1
t
CL1
R/
W
ADDRESS
DATA
OUT
CE
0
CLK
OE
t
SC
t
HC
t
CD1
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
t
CKHZ
5687 drw 06
(5)
(1)
CE
1
BE
n
(3)
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
t
DC
t
DC
(4)
t
SC
t
HC
t
SB
t
HB
,
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