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参数资料
| 型号： | IDT70T633S12BF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/27页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 12NS 208FBGA |
| 标准包装： | 7 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 9M（512K x 18） |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 208-LFBGA |
| 供应商设备封装： | 208-CABGA（15x15） |
| 包装： | 托盘 |
| 其它名称： | 70T633S12BF |
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IDT70T633/1S
High-Speed 2.5V 512/256K x 18 Asynchronous Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range (V DD = 2.5V ± 100mV)
70T633/1S
Input Leakage Current
JTAG & ZZ Input Leakage Current
Output Leakage Current
Symbol
|I LI |
|I LI |
|I LO |
V OL (3.3V)
Parameter
(1)
(1,3)
Output Low Voltage (1)
(1,2)
Test Conditions
V DDQ = Max., V IN = 0V to V DDQ
V DD = Max. , V IN = 0V to V DD
CE 0 = V IH or CE 1 = V IL , V OUT = 0V to V DDQ
I OL = +4mA, V DDQ = Min.
Min.
___
___
___
___
Max.
10
+30
10
0.4
Unit
μA
μA
μA
V
V OH (3.3V)
Output High Voltage
(1)
I OH = -4mA, V DDQ = Min.
2.4
___
V
V OL (2.5V)
Output Low Voltage
(1)
I OL = +2mA, V DDQ = Min.
___
0.4
V
V OH (2.5V)
Output High Voltage
(1)
I OH = -2mA, V DDQ = Min.
2.0
___
V
NOTES:
1. V DDQ is selectable (3.3V/2.5V) via OPT pins. Refer to page 5 for details.
2. Applicable only for TMS, TDI and TRST inputs.
3. Outputs tested in tri-state mode.
DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range (V DD = 2.5V ± 100mV)
5670 tbl 09
70T633/1S10
Com'l
& Ind (6)
70T633/1S12
Com'l
& Ind
70T633/1S15
Com'l Only
Symbol
Parameter
Test Condition
Version
Typ. (4)
Max.
Typ. (4)
Max.
Typ. (4)
Max.
Unit
I DD
I SB1 (6)
I SB2 (6)
I SB3
I SB4 (6)
Dynamic Operating
Current (Both
Ports Active)
Standby Current
(Both Ports - TTL
Level Inputs)
Standby Current
(One Port - TTL
Level Inputs)
Full Standby Current
(Both Ports - CMOS
Level Inputs)
Full Standby Current
(One Port - CMOS
Level Inputs)
CE L and CE R = V IL ,
Outputs Disabled
f = f MAX (1)
CE L = CE R = V IH
f = f MAX (1)
CE "A" = V IL and CE "B" = V IH (5)
Active Port Outputs Disabled,
f = f MAX (1)
Both Ports CE L and
CE R > V DDQ - 0.2V,
V IN > V DDQ - 0.2V or V IN < 0.2V,
f = 0 (2)
CE "A" < 0.2V and
CE "B" > V DDQ - 0.2V (5) ,
V IN > V DDQ - 0.2V or V IN < 0.2V,
COM'L
IND
COM'L
IND
COM'L
IND
COM'L
IND
COM'L
S
S
S
S
S
S
S
S
S
300
300
90
90
200
200
2
2
200
405
445
120
145
265
290
10
20
265
300
300
75
75
180
180
2
2
180
355
395
105
130
230
255
10
20
230
225
____
60
____
150
____
2
____
150
305
____
85
____
200
____
10
____
200
mA
mA
mA
mA
mA
Active Port, Outputs Disabled,
f = f MAX (1)
IND
S
200
290
180
255
____
____
I ZZ
Sleep Mode Current
(Both Ports - TTL
Level Inputs)
ZZ L = ZZ R = V IH
f = f MAX (1)
COM'L
IND
S
S
2
2
10
20
2
2
10
20
2
____
10
____
mA
5670 tbl 10
NOTES:
1. At f = f MAX , address and control lines (except Output Enable) are cycling at the maximum frequency read cycle of 1/t RC , using "AC TEST CONDITIONS".
2. f = 0 means no address or control lines change. Applies only to input at CMOS level standby.
3. V DD = 2.5V, T A = 25°C for Typ. values, and are not production tested. I DD DC (f=0) = 100mA (Typ).
4. CE X = V IL means CE 0X = V IL and CE 1X = V IH
CE X = V IH means CE 0X = V IH or CE 1X = V IL
CE X < 0.2V means CE 0X < 0.2V and CE 1X > V DDQX - 0.2V
CE X > V DDQX - 0.2V means CE 0X > V DDQX - 0.2V or CE 1X - 0.2V
"X" represents "L" for left port or "R" for right port.
5. I SB1 , I SB2 and I SB4 will all reach full standby levels (I SB3 ) on the appropriate port(s) if ZZ L and /or ZZ R = V IH .
8
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