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参数资料
| 型号： | IDT70V05L15JG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/22页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 64KBIT 15NS 68PLCC |
| 标准包装： | 18 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 64K (8K x 8) |
| 速度： | 15ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 70V05L15JG |
IDT70V05S/L
High-Speed 3.3V 8K x 8 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (6)
7 0 V 0 5 X 1 5
C o m ' l O n y
7 0 V 0 5 X 2 0
C o m ' l
& I n d
7 0 V 0 5 X 2 5
C o m ' l O n l y
S y m b o l
P a r a m e t e r
M i n .
M a x .
M i n .
M a x .
M i n .
M a x .
U n i t
B U S Y T I M I N G ( M / S = V I H )
t B A A
t B D A
t B A C
t B D C
B U S Y A c c e s s T i m e f r o m A d d r e s s M a t c h
B U S Y D i s a b l e T i m e f r o m A d d r e s s N o t M a t c h e d
B U S Y A c c e s s T i m e f r o m C h i p E n a b l e L O W
B U S Y D i s a b l e T i m e f r o m C h i p E n a b l e H I G H
_ _ _ _
_ _ _ _
_ _ _ _
_ _ _ _
1 5
1 5
1 5
1 5
_ _ _ _
_ _ _ _
_ _ _ _
_ _ _ _
2 0
2 0
2 0
1 7
_ _ _ _
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_ _ _ _
_ _ _ _
2 0
2 0
2 0
1 7
n s
n s
n s
n s
B U S Y D i s a b l e t o V a l i d D a t a
t APS
t B D D
A r b i t r a t i o n P r i o r i t y S e t - u p T i m e
( 3 )
( 2 )
5
_ _ _ _
_ _ _ _
1 8
5
_ _ _ _
_ _ _ _
3 0
5
_ _ _ _
_ _ _ _
3 0
n s
n s
t W H
W r i t e H o l d A f t e r B U S Y
( 5 )
1 2
_ _ _ _
1 5
_ _ _ _
1 7
_ _ _ _
n s
B U S Y T I M I N G ( M / S = V I L )
t W B
B U S Y I n p u t t o W r i t e ( 4 )
0
_ _ _ _
0
_ _ _ _
0
_ _ _ _
n s
t W H
W r i t e H o l d A f t e r B U S Y
( 5 )
1 2
_ _ _ _
1 5
_ _ _ _
1 7
_ _ _ _
n s
P O R T - T O - P O R T D E L A Y T I M I N G
t W D D
W r i t e P u l s e t o D a t a D e l a y ( 1 )
_ _ _ _
3 0
_ _ _ _
4 5
_ _ _ _
5 0
n s
t D D D
W r i t e D a t a V a l i d t o R e a d D a t a D e l a y
( 1 )
_ _ _ _
2 5
_ _ _ _
3 5
_ _ _ _
3 5
n s
2 9 4 1 t b l 1 3 a
7 0 V 0 5 X 3 5
C o m ' l O n l y
7 0 V 0 5 X 5 5
C o m ' l O n l y
S y m b o l
P a r a m e t e r
M i n .
M a x .
M i n .
M a x .
U n i t
B U S Y T I M I N G ( M / S = V I H )
t B A A
t B D A
t B A C
t B D C
B U S Y A c c e s s T i m e f r o m A d d r e s s M a t c h
B U S Y D i s a b l e T i m e f r o m A d d r e s s N o t M a t c h e d
B U S Y A c c e s s T i m e f r o m C h i p E n a b l e L O W
B U S Y D i s a b l e T i m e f r o m C h i p E n a b l e H I G H
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_ _ _ _
_ _ _ _
_ _ _ _
2 0
2 0
2 0
2 0
_ _ _ _
_ _ _ _
_ _ _ _
_ _ _ _
4 5
4 0
4 0
3 5
n s
n s
n s
n s
B U S Y D i s a b l e t o V a l i d D a t a
t APS
t B D D
A r b i t r a t i o n P r i o r i t y S e t - u p T i m e
( 3 )
( 2 )
5
_ _ _ _
_ _ _ _
3 5
5
_ _ _ _
_ _ _ _
4 0
n s
n s
t W H
W r i t e H o l d A f t e r B U S Y
( 5 )
2 5
_ _ _ _
2 5
_ _ _ _
n s
B U S Y T I M I N G ( M / S = V I L )
t W B
B U S Y I n p u t t o W r i t e ( 4 )
0
_ _ _ _
0
_ _ _ _
n s
t W H
W r i t e H o l d A f t e r B U S Y
( 5 )
2 5
_ _ _ _
2 5
_ _ _ _
n s
P O R T - T O - P O R T D E L A Y T I M I N G
t W D D
t D D D
W r i t e P u l s e t o D a t a D e l a y ( 1 )
W r i t e D a t a V a l i d t o R e a d D a t a D e l a y ( 1 )
_ _ _ _
_ _ _ _
6 0
4 5
_ _ _ _
_ _ _ _
8 0
6 5
n s
n s
NOTES:
2 9 4 1 t b l 1 3 b
1. Port-to-port delay through SRAM cells from writing port to reading port, refer to “Timing Waveform of Read With BUSY (M/ S = V IH )” or “Timing Waveform of Write With Port-
To-Port Delay (M/ S = V IL )”.
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual) or t DDD – t DW (actual).
4. To ensure that the write cycle is inhibited during contention.
5. To ensure that a write cycle is completed after contention.
6. 'X' is part number indicates power rating (S or L).
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