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参数资料
| 型号： | IDT70V27L15PFG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 512KBIT 15NS 100TQFP |
| 标准包装： | 750 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 512K (32K x 16) |
| 速度： | 15ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 70V27L15PFG8 |
IDT 70V27S/L
t AA
High-Speed 3.3V 32K x 16 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
(4)
t RC
Commercial and Industrial Temperature Range
CE
(6)
t ACE (4)
t AOE (4)
OE
t ABE (4)
UB , LB
R/ W
VALID DATA
DATA OUT
t LZ (1)
(4)
t OH
t HZ (2)
BUSY OUT
CE
Timing of Power-Up Power-Down
(6)
t PU
I CC
50%
t BDD
(3,4)
t PD
50%
3603 drw 05
I SB
3603 drw 06
,
NOTES:
1. Timing depends on which signal is asserted last: CE , OE , LB , or UB .
2. Timing depends on which signal is de-asserted first: CE , OE , LB , or UB .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations
BUSY has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
6. Refer to Chip Enable Truth Table.
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PDF描述 |
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参数描述 |
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