参数资料
型号: IDT70V27L20PFGI8
厂商: IDT, Integrated Device Technology Inc
文件页数: 14/21页
文件大小: 0K
描述: IC SRAM 512KBIT 20NS 100TQFP
标准包装: 750
格式 - 存储器: RAM
存储器类型: SRAM - 双端口,异步
存储容量: 512K (32K x 16)
速度: 20ns
接口: 并联
电源电压: 3 V ~ 3.6 V
工作温度: -40°C ~ 85°C
封装/外壳: 100-LQFP
供应商设备封装: 100-TQFP(14x14)
包装: 带卷 (TR)
其它名称: 70V27L20PFGI8
IDT 70V27S/L
High-Speed 3.3V 32K x 16 Dual-Port Static RAM
Commercial and Industrial Temperature Range
Timing Waveform of Write with Port-to-Port Read and BUSY
(2,5)
(M/ S = V IH )
(4)
t WC
ADDR "A"
MATCH
t WP
R/ W "A"
DATA IN "A"
t DW
VALID
t DH
ADDR "B"
t APS
(1)
MATCH
BUSY "B"
t BAA
t WDD
t BDA
t BDD
DATA OUT "B"
NOTES:
t DDD
(3)
VALID
3603 drw 11
1. To ensure that the earlier of the two ports wins. t APS is ignored for M/ S = V IL (SLAVE).
2. CE L = CE R = V IL (refer to Chip Enable Truth Table).
3. OE = V IL for the reading port.
4. If M/ S = V IL (SLAVE), then BUSY is an input. Then for this example BUSY " A "= V IH and BUSY " B "= input is shown above.
5. All timing is the same for left and right ports. Port "A" may be either the left or right port. Port "B" is the port opposite from port "A".
Timing Waveform Write with BUSY (M/ S = V IL )
t WP
R/W "A"
t WB
(3)
BUSY "B"
R/ W "B"
(2)
t WH
(1)
NOTES:
1. t WH must be met for both BUSY input (SLAVE) and output (MASTER).
2. BUSY is asserted on port "B" blocking R/ W "B" , until BUSY "B" goes HIGH.
3. t WB is only for the "Slave" version.
14
3603 drw 12
,
,
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PDF描述
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IDT70V27L25PF8 功能描述:IC SRAM 512KBIT 25NS 100TQFP RoHS:否 类别:集成电路 (IC) >> 存储器 系列:- 标准包装:1,000 系列:- 格式 - 存储器:RAM 存储器类型:SRAM - 双端口,同步 存储容量:1.125M(32K x 36) 速度:5ns 接口:并联 电源电压:3.15 V ~ 3.45 V 工作温度:-40°C ~ 85°C 封装/外壳:256-LBGA 供应商设备封装:256-CABGA(17x17) 包装:带卷 (TR) 其它名称:70V3579S5BCI8
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