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参数资料
| 型号： | IDT70V38L20PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1.125MBIT 20NS 100TQFP |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 1.125M（64K x 18） |
| 速度： | 20ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 70V38L20PF |
IDT70V38L
High-Speed 3.3V 64K x 18 Dual-Port Static RAM
Waveform of Interrupt Timing (1,5)
t WC
Industrial and Commercial Temperature Ranges
ADDR "A"
INTERRUPT SET ADDRESS
(2)
t AS
(3)
t WR
(4)
CE "A"
R/ W "A"
t INS
(3)
INT "B"
4850 drw 15
t RC
ADDR "B"
INTERRUPT CLEAR ADDRESS
(3)
t AS
(2)
CE "B"
OE "B"
t INR (3)
INT "B"
4850 drw 16
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. Refer to Interrupt Truth Table.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
5. Refer to Truth Table I - Chip Enable.
Truth Table IV — Interrupt Flag (1,4,5)
Left Port
Right Port
H
R/ W L
L
X
CE L
L
X
OE L
X
X
A 15L -A 0L
FFFF
X
INT L
X
X
R/ W R
X
X
CE R
X
L
OE R
X
L
A 15R -A 0R
X
FFFF
INT R
L (2)
(3)
Function
Set Right INT R Flag
Reset Right INT R Flag
X
X
X
X
L
(3)
L
L
X
FFFE
X
Set Left INT L Flag
H
X
L
L
FFFE
(2)
X
X
X
X
X
Reset Left INT L Flag
NOTES:
1. Assumes BUSY L = BUSY R =V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
4. INT L and INT R must be initialized at power-up.
5. Refer to Truth Table I - Chip Enable.
13
4850 tbl 16
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PDF描述 |
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参数描述 |
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