参数资料
型号: IDT70V631S10BC
厂商: IDT, Integrated Device Technology Inc
文件页数: 15/23页
文件大小: 0K
描述: IC SRAM 4MBIT 10NS 256BGA
标准包装: 6
格式 - 存储器: RAM
存储器类型: SRAM - 双端口,异步
存储容量: 4.5M(256K x 18)
速度: 10ns
接口: 并联
电源电压: 3.15 V ~ 3.45 V
工作温度: 0°C ~ 70°C
封装/外壳: 256-LBGA
供应商设备封装: 256-CABGA(17x17)
包装: 托盘
其它名称: 70V631S10BC
800-2314
IDT70V631S10BC-ND
IDT70V631S
High-Speed 3.3V 256K x 18 Asynchronous Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
Timing Waveform of Write with Port-to-Port Read and BUSY (M/ S = V IH ) (2,4,5)
t WC
ADDR "A"
MATCH
t WP
R/ W "A"
DATA IN "A"
t DW
VALID
t DH
ADDR "B"
t APS
(1)
MATCH
BUSY "B"
DATA OUT "B"
NOTES:
t BAA
t WDD
t DDD (3)
t BDA
t BDD
VALID
5622 drw 12
1. To ensure that the earlier of the two ports wins. t APS is ignored for M/ S = V IL (SLAVE).
2. CE L = CE R = V IL .
3. OE = V IL for the reading port.
4. If M/ S = V IL (slave), BUSY is an input. Then for this example BUSY "A" = V IH and BUSY "B" input is shown above.
5. All timing is the same for left and right ports. Port "A" may be either the left or right port. Port "B" is the port opposite from port "A".
Timing Waveform of Write with BUSY (M/ S = V IL )
t WP
R/ W "A"
t WB (3)
BUSY "B"
t WH
(1)
R/ W "B"
NOTES:
1. t WH must be met for both BUSY input (SLAVE) and output (MASTER).
2. BUSY is asserted on port "B" blocking R/ W "B" , until BUSY "B" goes HIGH.
3. t WB is only for the 'slave' version.
15
(2)
5622 drw 13
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PDF描述
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参数描述
IDT70V631S10BC8 功能描述:IC SRAM 4MBIT 10NS 256BGA RoHS:否 类别:集成电路 (IC) >> 存储器 系列:- 标准包装:3,000 系列:- 格式 - 存储器:EEPROMs - 串行 存储器类型:EEPROM 存储容量:8K (1K x 8) 速度:400kHz 接口:I²C,2 线串口 电源电压:1.7 V ~ 5.5 V 工作温度:-40°C ~ 85°C 封装/外壳:8-SOIC(0.154",3.90mm 宽) 供应商设备封装:8-SOIC 包装:带卷 (TR)
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