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参数资料
| 型号： | IDT70V639S12BC |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 2.25MBIT 12NS 256BGA |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 2.25M（128K x 18） |
| 速度： | 12ns |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-CABGA（17x17） |
| 包装： | 托盘 |
| 其它名称： | 70V639S12BC |
IDT70V639S
High-Speed 3.3V 128K x 18 Asynchronous Dual-Port Static RAM
Description
The IDT70V639 is a high-speed 128K x 18 Asynchronous Dual-Port
Static RAM. The IDT70V639 is designed to be used as a stand-alone
2304K-bit Dual-Port RAM or as a combination MASTER/SLAVE Dual-
Port RAM for 36-bit-or-more word system. Using the IDT MASTER/
SLAVE Dual-Port RAM approach in 36-bit or wider memory system
applications results in full-speed, error-free operation without the need for
additional discrete logic.
This device provides two independent ports with separate control,
Pin Configurations (1,2,3,4)
Industrial and Commercial Temperature Ranges
address, and I/O pins that permit independent, asynchronous access for
reads or writes to any location in memory. An automatic power down
feature controlled by the chip enables (either CE 0 or CE 1 ) permit the
on-chip circuitry of each port to enter a very low standby power mode.
The 70V639 can support an operating voltage of either 3.3V or 2.5V
on one or both ports, controlled by the OPT pins. The power supply for
the core of the device (V DD ) remains at 3.3V.
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A
B
C
D
I/O 9L
NC
V DDQL
NC
NC
V SS
I/O 9R
V SS
V SS
NC
V DDQR
I/O 10L
TDO
TDI
V DD
NC
NC
NC
NC
A 15 L
A 16L
A 13L
A 14L
A 11L
A 12L
A 9L
A 1 0L
A 7 L
A 8L
NC
UB L
LB L
NC
CE 0L
CE 1L
V DD
V DD
V SS
V SS
OE L
SEM L
BUSY L
R/ W L
NC
INT L
A 5L
A 6L
A 3L
A 4L
A 1L
A 2L
V D D
A 0L
V S S
V D D
NC
OPT L
V DDQR
I/O 8R
V D DQ L
NC
I/O 8L
NC
I/O 7L
V SS
NC
V SS
I/O 7R
A
B
C
D
E
I/O 11L
NC
V D D QR I/O 1 0R
I/O 6L
NC
V SS
NC
E
F
G
V DD QL
NC
I/O 11R
V SS
NC
I/O 12 L
V SS
NC
V SS
NC
I/O 6R
V D DQ L
NC
I/O 5L
V DD Q R
NC
F
G
H
J
K
L
M
N
V DD
V D DQ L
I/O 14R
NC
V DDQL
NC
NC
V D D
V SS
I/O 14L
NC
V SS
V D DQ R
V SS
I/O 13R
V DDQ R
I/O 15R
NC
I/O 12R
V SS
V SS
I/O 13L
V SS
I/O 1 5L
70V639BF
BF-208 (5)
208-Ball BGA
Top View (6)
V D D
V SS
I/O 3R
NC
V SS
I/O 1 R
NC
V DD
V D DQ L
I/O 3 L
NC
V D DQ L
V SS
V SS
I/O 4R
V SS
I/O 2R
NC
I/O 5R
V DD Q R
V SS
I/O 4L
V DD Q R
I/O 2L
H
J
K
L
M
N
P
R
T
U
I/O 16R
V SS
NC
V SS
I/O 16L
NC
I/O 17L
NC
V D DQ R
I/O 1 7R
V DD Q L
V DD
NC
TCK
TMS
NC
TRST
NC
NC
A 15R
A 16R
A 13R
A 14R
A 11R
A 12 R
A 9R
A 10R
A 7R
A 8R
NC
UB R
LB R
NC
CE 0R
CE 1R
V D D
V D D
V SS
V SS
OE R
SEM R
BUSY R
R/ W R
M/ S
INT R
A 5R
A 6R
A 3R
A 4R
A 1R
A 2R
A 0R
NC
V SS
V SS
V D D
I/O 1L
V DDQ L
NC
OPT R
V SS
I/O 0R
V SS
NC
NC
V DDQ R
NC
I/O 0L
P
R
T
U
5621 tbl 02b
NOTES:
1. All V DD pins must be connected to 3.3V power supply.
2. All V DDQ pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to V IH (3.3V) and 2.5V if OPT pin for that port is
set to V IL (0V).
3. All V SS pins must be connected to ground.
4. Package body is approximately 15mm x 15mm x 1.4mm with 0.8mm ball pitch.
5. This package code is used to reference the package diagram.
6. This text does not indicate orientation of the actual part-marking.
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