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参数资料
| 型号： | IDT70V7339S166DDI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/21页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 166MHZ 144TQFP |
| 产品变化通告： | Product Discontinuation 20/Aug/2008 |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 9M（512K x 18） |
| 速度： | 166MHz |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 144-LQFP 裸露焊盘 |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
| 其它名称： | 70V7339S166DDI |
IDT70V7339S
High-Speed 512K x 18 Synchronous Bank-Switchable Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (2,3) (V DD = 3.3V ± 150mV, T A = 0°C to +70°C)
70V7339S200 (5)
Com'l Only
70V7339S166 (3,4)
Com'l
& Ind
70V7339S133 (3)
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
t CYC1
Clock Cycle Time (Flow-Through)
(1)
15
____
20
____
25
____
ns
Clock Cycle Time (Pipelined)
Clock Low Time (Flow-Through)
Clock High Time (Pipelined)
t CYC2
t CH1
t CL1
t CH2
t CL2
t R
t F
t SA
t HA
t SC
t HC
t SB
t HB
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRPT
t HRPT
t OE
t OLZ
t OHZ
t CD1
(1)
Clock High Time (Flow-Through) (1)
(1)
(2)
Clock Low Time (Pipelined) (1)
Clock Rise Time
Clock Fall Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
Byte Enable Setup Time
Byte Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
REPEAT Setup Time
REPEAT Hold Time
Output Enable to Data Valid
Output Enable to Output Low-Z
Output Enable to Output High-Z
Clock to Data Valid (Flow-Through) (1)
5
5
5
2.0
2.0
____
____
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
____
0.5
1
____
____
____
____
____
____
1.5
1.5
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.0
____
3.4
10
6
6
6
2.1
2.1
____
____
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
____
0.5
1
____
____
____
____
____
____
1.5
1.5
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.0
____
3.6
12
7.5
7
7
2.6
2.6
____
____
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
____
0.5
1
____
____
____
____
____
____
1.5
1.5
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.2
____
4.2
15
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t CD2
Clock to Data Valid (Pipelined)
(1)
____
3.4
____
3.6
____
4.2
ns
t DC
t CKHZ
t CKLZ
Data Output Hold After Clock High
Clock High to Output High-Z
Clock High to Output Low-Z
1
1
0.5
____
3.4
____
1
1
0.5
____
3.6
____
1
1
0.5
____
4.2
____
ns
ns
ns
Port-to-Port Delay
t CO
Clock-to-Clock Offset
5.0
____
6.0
____
7.5
____
ns
NOTES:
5628 tbl 11
1. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both left and right ports when FT /PIPE X = V IH . Flow-through parameters (t CYC1 , t CD1 ) apply when
FT /PIPE X = V IL for that port.
2. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ) and FT /PIPE X . FT /PIPE X should be treated as a
DC signal, i.e. steady state during operation.
3. These values are valid for either level of V DDQ (3.3V/2.5V). See page 4 for details on selecting the desired operating voltage levels for each port.
4. 166MHz Industrial Temperature not available in BF-208 package.
5. This speed grade available when V DDQ = 3.3.V for a specific port (i.e., OPTx = V IH ). This speed grade available in BC-256 package only.
10
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