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参数资料
| 型号： | IDT7133LA20JG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 32KBIT 20NS 68PLCC |
| 标准包装： | 18 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 32K（2K x 16） |
| 速度： | 20ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 7133LA20JG |
IDT7133SA/LA, IDT7143SA/LA
High-Speed 2K x 16 Dual-Port RAM
Military, Industrial and Commercial Temperature Ranges
Timing Waveform of BUSY Arbitration Controlled by CE Timing (1)
ADDR "A" AND "B"
CE "A"
CE "B"
BUSY "B"
t APS (2)
t BAC
ADDRESSES MATCH
t BDC
2746 drw 13
Timing Waveform of BUSY Arbitration Controlled by Addresses (1)
t RC OR
t WC
ADDR "A"
ADDRESSES MATCH
ADDRESSES DO NOT MATCH
t APS (2)
ADDR "B"
t BAA
t BDA
BUSY "B"
2746 drw 14
NOTES:
1. All timing is the same for left and right ports. Port " A " may be either the left or right port. Port " B " is the port opposite from port " A ".
2. If t APS is not satisfied, the BUSY will be asserted on one side or the other, but there is no guarantee on which side BUSY will be asserted
(IDT7133 only).
13
6.42
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PDF描述 |
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参数描述 |
|---|---|
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| IDT7133LA20PFG | 制造商:Integrated Device Technology Inc 功能描述:IC SRAM 32KBIT 20NS 100TQFP |
| IDT7133LA20PFG8 | 制造商:Integrated Device Technology Inc 功能描述:IC SRAM 32KBIT 20NS 100TQFP |
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