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参数资料
| 型号： | IDT7133LA20JG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 32KBIT 20NS 68PLCC |
| 标准包装： | 18 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 32K（2K x 16） |
| 速度： | 20ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 7133LA20JG |
IDT7133SA/LA, IDT7143SA/LA
High-Speed 2K x 16 Dual-Port RAM
Military, Industrial and Commercial Temperature Ranges
TIMING WAVEFORM OF READ CYCLE NO. 1, EITHER SIDE (5)
t RC
ADDRESS
t AA
t OH
t OH
DATA OUT
BUSY OUT
PREVIOUS DATA VALID
DATA VALID
TIMING WAVEFORM OF READ CYCLE NO. 2, EITHER SIDE (5)
(4)
t ACE
CE
t BDD
(3,4)
2746 drw 07
t AOE
(4)
t HZ
(2)
OE
t LZ
(1)
t HZ (2)
DATA OUT
I CC
CURRENT
I SB
t PU
50%
t LZ
(1)
VALID DATA
t PD
50%
2746 drw 08
NOTES:
1. Timing depends on which signal is asserted last, OE or CE .
2. Timing depends on which signal is deasserted first, OE or CE .
3. t BDD delay is required only in a case where the opposite port is completing a write operation to the same address location. For simultaneous read operations, BUSY has no
relationship to valid output data.
4. Start of valid data depends on which timing becomes effective last, t AOE , t ACE , t AA, or t BDD .
5. R/ W = V IH , and the address is valid prior to or coincidental with CE transition LOW.
8
6.42
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