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参数资料
| 型号： | IDT7133SA45J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 32KBIT 45NS 68PLCC |
| 标准包装： | 18 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 32K（2K x 16） |
| 速度： | 45ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 供应商设备封装： | 68-PLCC（24x24） |
| 包装： | 管件 |
| 其它名称： | 7133SA45J |
IDT7133SA/LA, IDT7143SA/LA
High-Speed 2K x 16 Dual-Port RAM
Military, Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage (5)
7133X20
7143X20
Com'l Only
7133X25
7143X25
Com'l & Ind
7133X35
7143X35
Com'l
& Military
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
WRITE CYCLE
t WC
t EW
t AW
t AS
t WP
t WR
t DW
Write Cycle Time (3)
Chip Enable to End-of-Write
Address Valid to End-of-Write
Address Set-up Time
Write Pulse Width
Write Recovery Time
Data Valid to End-of-Write
20
15
15
0
15
0
15
____
____
____
____
____
____
____
25
20
20
0
20
0
15
____
____
____
____
____
____
____
35
25
25
0
25
0
20
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
t HZ
Output High-Z Time
(1,2)
____
12
____
15
____
20
ns
t DH
Data Hold Time
(4)
0
____
0
____
0
____
ns
Write Enable to Output in High-Z
t WZ
(1,2)
____
12
____
15
____
20
ns
t OW
Output Active from End-of-Write
(1,2,4)
0
____
0
____
0
____
ns
2746 tbl 11a
7133X45
7143X45
Com'l Only
7133X55
7143X55
Com'l, Ind
& Military
7133X70/90
7143X70/90
Com'l &
Military
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
WRITE CYCLE
t WC
t EW
t AW
t AS
t WP
t WR
t DW
Write Cycle Time (3)
Chip Enable to End-of-Write
Address Valid to End-of-Write
Address Set-up Time
Write Pulse Width
Write Recovery Time
Data Valid to End-of-Write
45
30
30
0
30
0
20
____
____
____
____
____
____
____
55
40
40
0
40
0
25
____
____
____
____
____
____
____
70/90
50/50
50/50
0/0
50/50
0/0
30/30
____
____
____
____
____
____
____
ns
ns
ns
ns
ns
ns
ns
t HZ
Output High-Z Time
(1,2)
____
20
____
20
____
25/25
ns
t DH
Data Hold Time
(4)
5
____
5
____
5/5
____
ns
Write Enable to Output in High-Z
t WZ
t OW
(1,2)
Output Active from End-of-Write (1,2,4)
____
5
20
____
____
5
20
____
____
5/5
25/25
____
ns
ns
NOTES:
2746 tbl 11b
1. Transition is measured 0mV from Low or High-impedance voltage from the Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization but not production tested.
3. For MASTER/SLAVE combination, t WC = t BAA + t WR + t WP , since R/ W = V IL must occur after t BAA.
4. The specification for t DH must be met by the device supplying write data to the RAM under all operation conditions. Although t DH and t OW values will vary over voltage
and temperature, the actual t DH will always be smaller than the actual t OW .
5. 'X' in part number indicates power rating (SA or LA).
9
6.42
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