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参数资料
| 型号： | IDT71421LA20JG8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 11/17页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 16KBIT 20NS 52PLCC |
| 标准包装： | 400 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 16K (2K x 8) |
| 速度： | 20ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 52-LCC（J 形引线） |
| 供应商设备封装： | 52-PLCC（19x19） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71421LA20JG8 |
IDT71321SA/LA and IDT71421SA/LA
High Speed 2K x 8 Dual-Port Static RAM with Interrupts
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (6)
71321X20
71421X20
Com'l Only
71321X25
71421X25
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (For MASTER 71321)
Write Hold After BUSY
BUSY Disable to Valid Data
t BAA
t BDA
t BAC
t BDC
t WH
t WDD
t DDD
t APS
t BDD
BUSY Access Time from Address
BUSY Disable Time from Address
BUSY Access Time from Chip Enable
BUSY Disable Time from Chip Enable
(5)
Write Pulse to Data Delay (1)
Write Data Valid to Read Data Delay (1)
Arbitration Priority Set-up Time (2)
(3)
____
____
____
____
12
____
____
5
____
20
20
20
20
____
50
35
____
25
____
____
____
____
15
____
____
5
____
20
20
20
20
____
50
35
____
35
ns
ns
ns
ns
ns
ns
ns
ns
ns
BUSY INPUT TIMING (For SLAVE 71421)
Write Hold After BUSY
t WB
t WH
t WDD
t DDD
Write to BUSY Input (4)
(5)
Write Pulse to Data Delay (1)
Write Data Valid to Read Data Delay (1)
0
12
____
____
____
____
40
30
0
15
____
____
____
____
50
35
ns
ns
ns
ns
2691 tbl 10a
71321X35
71421X35
Com'l Only
71321X55
71421X55
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
BUSY TIMING (For MASTER 71321)
t BAA
t BDA
t BAC
t BDC
t WH
BUSY Access Time from Address
BUSY Disable Time from Address
BUSY Access Time from Chip Enable
BUSY Disable Time from Chip Enable
Write Hold After BUSY (5)
____
____
____
____
20
20
20
20
20
____
____
____
____
____
20
30
30
30
30
____
ns
ns
ns
ns
ns
t WDD
Write Pulse to Data Delay
(1)
____
60
____
80
ns
BUSY Disable to Valid Data
t DDD
t APS
t BDD
Write Data Valid to Read Data Delay
Arbitration Priority Set-up Time (2)
(3)
(1)
____
5
____
35
____
35
____
5
____
55
____
50
ns
ns
ns
BUSY INPUT TIMING (For SLAVE 71421)
Write Hold After BUSY
t WB
t WH
t WDD
t DDD
Write to BUSY Input (4)
(5)
Write Pulse to Data Delay (1)
Write Data Valid to Read Data Delay (1)
0
20
____
____
____
____
60
35
0
20
____
____
____
____
80
55
ns
ns
ns
ns
NOTES:
1. Port-to-port delay through RAM cells from the writing port to the reading port, refer to “Timing Waveform of Write with Port-to-Port Read and BUSY."
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual) or t DDD – t DW (actual).
4. To ensure that a write cycle is inhibited on port "B" during contention on port "A".
5. To ensure that a write cycle is completed on port "B" after contention on port "A".
6. 'X' in part numbers indicates power rating (SA or LA)..
11
6.42
2691 tbl 10b
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