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参数资料
| 型号： | IDT71V016SA10PHG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 5/9页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 1MBIT 10NS 44TSOP |
| 标准包装： | 26 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 异步 |
| 存储容量： | 1M (64K x 16) |
| 速度： | 10ns |
| 接口： | 并联 |
| 电源电压： | 3.15 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 44-TSOP（0.400"，10.16mm 宽） |
| 供应商设备封装： | 44-TSOP II |
| 包装： | 管件 |
| 其它名称： | 71V016SA10PHG IDT71V016SA10PHG-ND |
IDT71V016SA, 3.3V CMOS Static RAM
1 Meg (64K x 16-Bit)
AC Electrical Characteristics
Commercial and Industrial Temperature Ranges
(V DD = Min. to Max., Commercial and Industrial Temperature Ranges)
71V016SA10
71V016SA12
71V016SA15
71V016SA20
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACS
t CLZ (1)
t CHZ (1)
t OE
t OLZ (1)
t OHZ (1)
t OH
t BE
t BLZ (1)
t BHZ (1)
Read Cycle Time
Address Access Time
Chip Select Access Time
Chip Select Low to Output in Low-Z
Chip Select High to Output in High-Z
Output Enable Low to Output Valid
Output Enable Low to Output in Low-Z
Output Enable High to Output in High-Z
Output Hold from Address Change
Byte Enable Low to Output Valid
Byte Enable Low to Output in Low-Z
Byte Enable High to Output in High-Z
10
____
____
4
____
____
0
____
4
—
0
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____
10
10
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5
5
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5
—
5
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5
12
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4
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0
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4
—
0
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12
12
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6
6
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6
—
6
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6
15
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5
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0
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4
—
0
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____
15
15
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6
7
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6
—
7
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6
20
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5
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0
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4
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0
____
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20
20
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8
8
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8
—
8
____
8
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
WRITE CYCLE
t WC
t AW
t CW
t BW
t AS
t WR
t WP
t DW
t DH
t OW (1)
t WHZ (1)
Write Cycle Time
Address Valid to End of Write
Chip Select Low to End of Write
Byte Enable Low to End of Write
Address Set-up Time
Address Hold from End of Write
Write Pulse Width
Data Valid to End of Write
Data Hold Time
Write Enable High to Output in Low-Z
Write Enable Low to Output in High-Z
10
7
7
7
0
0
7
5
0
3
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5
12
8
8
8
0
0
8
6
0
3
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6
15
10
10
10
0
0
10
7
0
3
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6
20
12
12
12
0
0
12
9
0
3
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____
8
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
NOTE:
1. This parameter is guaranteed with the AC Load (Figure 2) by device characterization, but is not production tested.
Timing Waveform of Read Cycle No. 1 (1,2,3)
t RC
ADDRESS
t AA
t OH
t OH
3834 tbl 10
DATA OUT
PREVIOUS DATA OUT VALID
DATA OUT VALID
NOTES:
1. WE is HIGH for Read Cycle.
2. Device is continuously selected, CS is LOW.
3. OE , BHE , and BLE are LOW.
5
3834 drw 06
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